電源效率

AMD 器件可通過精選芯片工藝和功耗架構設計為所有现金网博e百 組合實現高電源效率，包括自適應 SoC 平台器件、Spartan™ 6 FPGA 係列及 7 係列 FPGA、UltraScale™ FPGA 以及 UltraScale+™ FPGA 和自適應 SoC。對於每一代现金网博e百 ，AMD 都不斷提升其節電功能，包括工藝改進、架構創新、電壓縮放策略以及高級軟件優化策略等。以下是特定现金网博e百 組合功能、芯片工藝優勢和基準比較的詳細信息。電源估算、熱模型、全麵軟件支持和演示板現已開始針對所有现金网博e百 係列公開提供。利用全麵的文檔、構建及測試電源參考設計以及功能強大的工具，為 AMD 器件設計電源比以往任何時候都更便捷，其可為您新一代設計釋放所有潛力，從而可充分發揮 自適應 SoC、SoC 或 FPGA 的優勢。

Versal™ 自適應 SoC 是基於 TSMC 7nm HK-MG FinFET 工藝構建的下一代異構計算，通過架構創新和功耗優化模塊在低功耗和高性能技術方麵實現了下一次飛躍。Versal AI 引擎架構可為計算密集型提供高達 40% 的功耗降低

• 硬化的 BRAM、UltraRAM 和 DSP 模塊可提高器件效率
• 更高效的 DSP 模塊可用於強化複雜的浮點數學運算
• 未使用的模塊 RAM 支持電源門控，可避免漏電
• UltraRAM 初始化和位寬可配置性可減少對外部 RAM/ROM 的需求

Versal 自適應 SoC 硬化模塊和可編程模塊的組合助力設計者通過使用包括上一代節能技術以及改進的電源管理、全新電壓和頻率縮放以及板級智能電源管理的集成係統監控來最大限度地提升每瓦性能。

UltraScale+ 器件係列以 TSMC 16 納米 FinFET+ 高性能低功耗半導體工藝為基礎，與 7 係列 FPGA 及 SoC 相比，能將整體器件級電源節省達 60%。架構改進包括：

• 基於硬件的時鍾門控技術
• 硬化塊 RAM 級聯
• DSP 模塊效率
• 電源優化收發器

UltraScale+ 係列通過架構創新和主核結構的雙電壓工作，可將 7 係列的性能功耗比提高一倍多，能夠在提高整體性能的同時降低功耗。

UltraScale+ FPGA 功耗降低

除了 UltraScale+ FPGA 邏輯的所有節能功能外，Zynq™ UltraScale+ MPSoC 還在處理係統中利用多個電源島和域進行粗粒度及細粒度動態電源門控，從而可根據性能要求持續調節功耗，降低整體器件功耗。

UltraScale FPGA 係列基於 TSMC 低功耗 20 納米半導體工藝以及出色的靜態及電源門控技術，與 7 係列 FPGA 相比，能將整體器件級功耗節省達 40%。與 UltraScale+ 器件共享的架構改進包括：

• 基於硬件的時鍾門控技術
• 硬化塊 RAM 級聯
• DSP 模塊效率
• 電源優化收發器

UltraScale+ 功耗降低

7 係列器件和 Zynq 7000 SoC 是獨有的采用高性能低功耗工藝 (28HPL) 生產的 28 納米 FPGA 及 SoC，與前代现金网博e百 係列相比，總體功耗銳降 50%，與同類競爭 28 納米解決方案相比，可提供優異的性能功耗比。架構與模塊級創新包括：

• 麵向靜態功效降低的 Dynamic Function eXchange (DFX)
• 多模式 I/O 控製
• 智能時鍾門控技術
• 電源分級和電壓縮放

查看基準報告以及詳細基準工藝。