2. 技術解決方案
  3. 高速串行
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        高速串行

        自適應計算解決方案可實現最高的帶寬、出色的自適應均衡以及業界領先的設計生產力工具。

        58G PAM4
        開發板與套件
        聯係銷售
        概述

        該收發器现金网博e百 包含當前所有高速協議。GTH 和 GTY 收發器具備高標準光學互聯所要求的低抖動特性，以及高難度背板操作所需的帶 PCS 的一流自適應均衡功能。

        • Versal™ ACAP GTY (32.75Gb/s): 針對延遲和功耗降低進行了優化
        • Versal ACAP GTM (58Gb/s)：調整為支持 PAM4 和 NRZ 的最新銅纜、背板和光接口
        • Versal ACAP GTM (112Gb/s)：在現有基礎架構上擴展 800G 網絡
        • UltraScale+™ GTR (6.0Gb/s)：將常見協議輕鬆集成至 Zynq 處理器子係統
        • UltraScale+ GTH (16.3Gb/s): 低功耗與高性能，麵向最堅固的背板
        • UltraScale+ GTY (32.75Gb/s): 麵向最快速光學與背板應用的最高 NRZ 性能；用於芯片對芯片、芯片對光纖和 28G 背板的 33G 收發器
        • UltraScale+ GTH (16.3Gb/s): 低功耗與高性能，麵向最堅固的背板
        • UltraScale GTY (30.5Gb/s): 高性能 - 麵向光學與背板應用； 30G 收發器 - 麵向芯片對芯片、芯片對光纖和 28G 背板
        • UltraScale+ GTM (58Gb/s)：使用 PAM4 為 58G 芯片對芯片、芯片對光器件以及背板應用實現最高性能
        • 7 係列 GTP (6.6Gb/s)： 麵向消費類和傳統串行標準的功耗優化型收發器
        • 7 係列 GTX (12.5Gb/s)： 在中等收發器中具備最低的抖動和最強的均衡性能
        • 7 係列 GTH (13.1Gb/s)：憑借一流的抖動和均衡性能實現出色的背板和光學表現
        • 7 係列 GTZ (28.05Gb/s)：28nm FPGA 中最高速率、最低抖動的 28G 收發器
        • Spartan 6™ GTP (3.2Gb/s):功耗與成本優化的收發器，麵向成本敏感型應用

        下表詳細列出了每個器件係列支持的收發器：

        類型 最高性能 1 最大收發器 峰值帶寬 2
        Versal ACAP GTY/GTM 32.75/58.0 44/52 6,032Gb/s
        Versal Premium 係列 GTY/GTM 32.75/112.0 28/70 9,040Gb/s
        Virtex™ UltraScale+ GTY/GTM 32.75/58.0 128/483 8,384Gb/s
        Kintex™ UltraScale+ GTH/GTY 16.3/32.75 44/32 3,268Gb/s
        Virtex UltraScale GTH/GTY 16.3/30.5 60/60 5,616Gb/s
        Kintex UltraScale GTH 16.3 64 2,086Gb/s
        Virtex 7 GTX/GTH/GTZ 12.5/13.1/28.05 56/96/163 2,784 Gb/s
        Kintex 7 GTX 12.5 32 800 Gb/s
        Artix™ 7 GTP 6.6 16 211 Gb/s
        Zynq™ UltraScale+ GTR/GTH/GTY 6.0/16.3/32.75 4/44/28 3,268Gb/s
        Zynq 7000 GTX 12.5 16 400Gb/s
        Spartan 6 GTP 3.2 8 51Gb/s

        1: Gb/s
        發送與接收結合
        3：在多個器件係列中收發器數量最多

        收發器

        采用 AMD 收發器的背板

        自適應均衡領先性意味著 AMD 收發器可為多種最具挑戰性的背板和直連銅纜應用提供穩定可靠的性能。從第一款符合 10GBase-KR 標準的 7 係列 GTH 到 Versal™Premium 係列中即將推出的 112G PAM4 GTM，AMD 已建立高質量均衡的聲譽，112G PAM4 GTM 可實現一款基於 ADC/DSP 的高級均衡器。無論是 10G 的背板，還是 100G 的銅線，AMD 均可提供一款收發器，為其提供支持。

        采用 AMD 收發器的光學互聯

        這一光學市場正在從 10Gb/s 接口迅速升級為 100Gb/s、400Gb/s 以及更高速率的接口。AMD 收發器的定位是支持廣泛的光速率和外形。Versal ACAP 采用一對收發器為當今生態係統中各種各樣的光學互連提供支持。GTY/GTYP 支持高達 16.3Gb/s 的 SFP + 和 QSFP + 和高達 32.75Gb/s 的 QSFP28 或 OSFP。GTM 收發器支持這些較低的速率以及高達 58Gb/s 的 QSFP56-DD 和每通道 100Gb/s 接口。均衡的靈活性和自適應性允許同一個收發器既支持遠距離基架互聯，又支持短距離芯片對光學設備互聯，幾乎不需要微調和很大的容限。

        UltraScale+ MPSoC 高速 IO

        Zynq™ UltraScale+™ MPSoC 配備了所有全新 GTR 收發器。AMD 為 ARMv8 處理器配備了一個收發器和各種外設，以支持最常見的串行互聯，從而不僅簡化了設計流程，而且還降低了與實現這些互聯有關的日常開銷。

        協議 數據速率 (Gb/s) 配置
        PCIe 2.0 2.5, 5.0 1x1, 1x2, 1x4
        SATA 3.1 1.5, 3.0, 6.0 2x1
        DisplayPort 1.2a Source 1.62, 2.7, 5.4 1x1, 1x2
        USB 3.0 5.0 2x1
        SGMII 1.25 4x1

        Versal 和 UltraScale 收發器協議支持

        AMD 提供廣泛的 串行 IP 協議支持，為設計生產力加速：

        協議 UltraScale™ GTH UltraScale GTY UltraScale GTM Versal GTY(GTYP) Versal GTM
        PCI Express® Gen1, 2, 3, 4 Gen1, 2, 3, 4    Gen1, 2, 3, 4, (5)   
        光纖通道 4, 8, 16G 4, 8, 16, 10, 20, 32G    4, 8, 16, 10, 20, 32G   
        SATA/SAS 1.5, 3, 6G 1.5, 3, 6, 12G    1.5, 3, 6, 12G (24G SAS)   
        Aurora 高達 16.3G 高達 32.75G 高達 58.0G 高達 32.75G 高達 112G
        協議 速率 (Gb/s) UltraScale GTH UltraScale GTY UltraScale GTM Versal GTY(GTYP) Versal GTM
        千兆以太網 1.25 QSGMII, 1000BASE-X, SGMII QSGMII, 1000BASE-X, SGMII      
        10G Ethernet 3.125 XAUI XAUI    XAUI   
        6.25 RXAUI RXAUI    RXAUI   
        10.3125 10GBase-R/KR/SR/LR/ER 10GBase-R/KR/SR/LR/ER 10GBase-R/KR/SR/LR/ER 10GBase-R/ KR/SR/LR/ER/CR 10GBase-R/KR/SR/LR/ER
        40G Ethernet 10.3125 40GBASE-R/ KR4, XLAUI, XLPPI 40GBASE-R/ KR4, XLAUI, XLPPI 40GBASE-R/ KR4, XLAUI, XLPPI 40GBASE-R/ KR4、XLAUI、XLPPI、CR4 40GBASE-R/ KR4, XLAUI, XLPPI
        100G Ethernet 10.3125 100GBASE-R/ CR10, CAUI-10, CPPI 100GBASE-R/ CR10, CAUI-10, CPPI 100GBASE-R/ CR10, CAUI-10, CPPI 100GBASE-R/ CR10, CAUI-10, CPPI 100GBASE-R/ CR10, CAUI-10, CPPI
        25.78    100G-CR4/KR4、 CAUI-4 100G-CR4/KR4、 CAUI4 100G-CR4/KR4、 CAUI4 100G-CR4/KR4、 CAUI4
        53.125     CAUI2    CAUI-2
        400G Ethernet     400GAUI16 400GAUI8 400GAUI16 400GAUI8
        OTU 0.62 - 32.57 OTU-2/3/4, OC-12,48,192 OTU-2/3/4, OC-12,48,192    OTU-2/3/4, OC-12,48,192   
        SONET 0.62 - 32.57 OTU-2/3/4, OC-12,48,192 OTU-2/3/4, OC-12,48,192    OTU-2/3/4, OC-12,48,192   
        Interlaken - 高達 16.3G 高達 25.78G 高達 53.125 高達 25.78G 高達 53.125
        CEI Electrical 4.976 - 6.375 6G 6G    6G   
        9.95 - 11.1 11G-SR/MR/LR 11G-SR/MR/LR 11G-SR/MR/LR 11G-SR/MR/LR 11G-SR/MR/LR
        19.6 - 28.05    28G-VSR, 25G-LR 28G-VSR, 25G-LR 28G-VSR, 25G-LR 28G-VSR, 25G-LR
        58      56G-VSR/LR    56G-VSR/LR
        PON    BPON, GPON, GEPON, 10GGPON, 10GEPON BPON, GPON, GEPON, 10GGPON, 10GEPON    BPON, GPON, GEPON, 10GGPON, 10GEPON   
        協議 UltraScale GTH UltraScale GTY UltraScale GTM Versal GTY(GTYP) Versal GTM
        CPRI 1.228, 3.072, 6.144, 9.83, 16.3G 1.228, 3.072, 6.144, 9.83, 16.3G    1.228, 3.072, 6.144, 9.83, 16.3, 19.7, 20.6G   
        串行高速 IO 1.25, 2.5, 3.125, 5, 6.25G 1.25, 2.5, 3.125, 5, 6.25G    1.25, 2.5, 3.125, 5, 6.25G   
        JESD204A/B 高達 12.5G 高達 12.5G     
        JESD204C     高達 30G   
        協議 UltraScale GTH UltraScale GTY Versal GTY(GTYP)
        SDI SDI, HD-SDI, 3G-SDI SDI, HD-SDI, 3G-SDI SDI, HD-SDI, 3G-SDI, 12G-SDI, 24G-SDI

        為高性能設計提升生產力

        AMD Versal、 UltraScale 架構收發器係列可在以下方麵為客戶實現增值:

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        AM017 - Versal Adaptive SoC GTM Transceivers Architecture Manual (AM017) (v1.1)
        Sep 05, 2024
        文件類型: Architecture Manual
        Describes the GTM transceivers in the AMD Versal™ adaptive SoCs.
        Document
        WP249 - SPI-4.2 Dynamic Phase Alignment (WP249) (v1.3)
        Jul 06, 2011
        文件類型: White Papers
        This document explains the operation of the SPI-4.2 Dynamic Phase Alignment (DPA) Sink Core for Virtex-4, Virtex-5, Virtex-6, and 7 series FPGAs and provides the guidelines on how to use the SPI-4.2 DPA solution.
        Document
        WP322 - Bit Error Ratio: What Is It? What Does It Mean? (WP322) (v1.0)
        Mar 27, 2008
        文件類型: White Papers
        This white paper defines the use and limitations of bit error ratio measurements when analyzing the performance of communications links.
        Document
        WP424 - Multi-Gigabit Serial Link Simulation with Xilinx 7 Series FPGA GTX Transceiver IBIS-AMI Models (WP424) (v1.0)
        Sep 28, 2012
        文件類型: White Papers
        To enable fast high-speed serial link simulation and accurate link margin estimation, Xilinx provides an IBIS-AMI model kit for the 7 series GTX transceiver. The features and the quality of this IBIS-AMI model kit are the subject of this white paper.
        Document
        WP425 - Transceiver Bit Error Isolation Methodology (WP425) (v1.0)
        Oct 08, 2012
        文件類型: White Papers
        When developing a system that pushes the limits of performance in real-world environments where board space, cost, and time are all competing, problems are inevitable. Fortunately, Xilinx provides an array of features and tools to help identify the source of these problems and address them as quickly as possible.
        Document
        WP427 - Pluggable Optical Interfaces and Their Compatibility with Xilinx FPGAs (WP427) (v1.0)
        Dec 20, 2012
        文件類型: White Papers
        This white paper outlines a number of the emerging 10 to 100 Gb/s optical interfaces and how Xilinx 7 series transceivers interoperate with those interfaces.
        Document
        WP428 - Serial Link Signal Integrity Analysis with IBIS-AMI Simulation and On-Chip Eye Scan for Low-Cost, High-Volume FPGA Transceivers (WP428) (v1.0.1)
        Dec 07, 2017
        文件類型: White Papers
        This white paper describes how IBIS-AMI simulations and 2D Eye Scan—the industry's first on-chip scope for cost-optimized FPGAs—can help analyze system margin at low bit error rates.
        Document
        WP431 - Leveraging 7 Series FPGA Transceivers for High-Speed Serial I/O Connectivity (WP431) (v1.0)
        Mar 18, 2013
        文件類型: White Papers
        This white paper gives an overview of the 7 series transceivers and elaborates on the industry-leading features that help system designers to: increase system performance; improve system margin and robustness; reduce BOM cost; and accelerate productivity.
        Document
        WP458 - Leveraging UltraScale Architecture Transceivers for High-Speed Serial I/O Connectivity (WP458) (v2.0)
        Oct 29, 2015
        文件類型: White Papers
        This white paper reveals how UltraScale and UltraScale+ FPGA transceivers deliver real-world value to the system designer with an unprecedented synergy of leading-edge hardware and innovative interconnect IP.
        Webpage
        XAPP1240 - Clock and Data Recovery Unit based on Deserialized Oversampled Data (XAPP1240) (v3.1)
        Nov 04, 2022
        文件類型: Application Notes
        Describes a multirate serial interface using dedicated high-speed transceivers. The design is based on a non-integer data recovery unit that extends the lower data rate limit down to 0 Mb/s.
        Associated File(s):
        Document
        XAPP1243 - 1G to 10G Ethernet Dynamic Switching Using Xilinx High Speed Serial IO Solution Application Note (XAPP1243) (v1.0)
        Oct 06, 2017
        文件類型: Application Notes
        This application note targets Ethernet designs that require dynamic switching between 1 Gbps to 10 Gbps using high speed serial IO links.
        Associated File(s):
        Document
        XAPP1252 - Burst-Mode Clock Data Recovery with GTH and GTY Transceivers Application Note (XAPP1252) (v1.3)
        Apr 12, 2019
        文件類型: Application Notes
        Describes how to implement a burst-mode clock and data recovery (BCDR) circuit to provide quick and bounded lock times to augment the native CDR used by GTH and GTY transceivers in UltraScale and UltraScale+ devices.
        Associated File(s):
        Document
        XAPP1295 - Automatic Insertion of Debug Logic for Transceivers in Synthesis DCP Application Note (XAPP1295) (v1.0)
        Sep 19, 2017
        文件類型: Application Notes
        Provides a method to insert debug logic into an existing design without the need to change the HDL code.
        Associated File(s):
        Document
        XAPP1305 - PS and PL-based 1G/10G Ethernet Solution Application Note (XAPP1305) (v1.6)
        Sep 08, 2020
        文件類型: Application Notes
        Provides 1G and 10G Ethernet based example designs in Zynq UltraScale+ devices.
        Document
        XAPP1306 - PS and PL-based Ethernet Performance with LightWeight IP Stack Application Note (XAPP1306) (v1.2)
        Sep 08, 2020
        文件類型: Application Notes
        Provides designs that use the lwIP library to add networking capability to embedded systems based on the Zynq UltraScale+ devices.
        Associated File(s):
        Document
        XAPP1307 - 1G to 10G Ethernet Dynamic Switching Using High-Speed Serial I/O Solution in the UltraScale Architecture (XAPP1307) (v1.0.1)
        Jun 23, 2017
        文件類型: Application Notes
        This application note targets the Ethernet designs of UltraScale architecture that require dynamic switching between 1Gb/s to 10Gb/s using high-speed serial I/O links.
        Associated File(s):
        Document
        XAPP1308 - Horizontal Synchronization Locking System for Video Applications Application Note (XAPP1308) (v1.1.1)
        Nov 05, 2021
        文件類型: Application Notes
        This application note describes a technique using Xilinx devices and PICXO that removes the external PLL circuitry to allow SDI video outputs to be synchronized to an input HSYNC clock.
        Document
        XAPP1316 - PCB Design Considerations for FPGA Accelerator Cards Application Note (XAPP1316) (v1.1)
        Dec 21, 2018
        文件類型: Application Notes
        Provides guidelines for floorplanning and PCB layout of FPGA add-in cards used in data centers. Stackup definition, material selection, component placement, and routing guidelines for memory (DDR4), GTY channel design, and PDN design are provided.
        Document
        XAPP1322 - Transceiver Link Tuning Application Note (XAPP1322) (v1.0)
        Nov 07, 2017
        文件類型: Application Notes
        Provides an automated fine tuning method for transceiver links.
        Associated File(s):
        Webpage
        XAPP1383 - All Digital VCXO Replacement for Gigabit Transceivers (XAPP1383) (v1.0)
        Dec 16, 2024
        文件類型: Application Note
        Delivers a system that is designed to replace external voltage-controlled crystal oscillator (VCXO) circuits by utilizing functionality within the gigabit transceiver and associated PLLs.
        Associated File(s):
        Document
        Versal Premium Series Product Brief
        文件類型: Product Briefs
        Breakthrough Integration of Networked, Power-Optimized Cores on an Adaptable Platform
        Document
        Conference Paper: DesignCon 2020 Self-Evolution Cascade Deep Learning Model for SerDes Adaptive Equalization
        Jan 20, 2020
        文件類型: White Papers
        Presented at DesignCon 2020, this conference paper discusses machine learning techniques for adaptive SerDes behavior.
        Document
        Versal Premium 系列产品简介（中文版）
        文件類型: Product Briefs
        Results 1-23 of 23
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                Event

                112G Long Reach PAM4

                112G PAM4 是业界通向更高带宽的下一步。该演示主要介绍 Xilinx 针对新一代系统提供 112G 的远景。

                112G Long Reach PAM4

                112G PAM4 是业界通向更高带宽的下一步。该演示主要介绍 Xilinx 针对新一代系统提供 112G 的远景。

                0:31
                • Mar 20, 2019
                Event

                DesignCon 2019 - 采用 TE 下一代连接的 Xilinx 32G NRZ GTY 和 58G PAM4 GTM

                在 DesignCon 2019 上，Xilinx 和 TE 展示了一对演示。首先，UltraScale + FPGA 中的 32G Xilinx GTY NRZ SERDES 通过 TE Sliver 连接器运行。 …

                DesignCon 2019 - 采用 TE 下一代连接的 Xilinx 32G NRZ GTY 和 58G PAM4 GTM

                在 DesignCon 2019 上，Xilinx 和 TE 展示了一对演示。首先，UltraScale + FPGA 中的 32G Xilinx GTY NRZ SERDES 通过 TE Sliver 连接器运行。 接下来，Virtex UltraScale + GTM PAM4 收发器通过 TE SFP-DD 连接器和直接连接铜缆发送数据。

                1:35
                • Mar 01, 2019
                Overview

                采用集成型 RS-FEC 模块增强的 100G 以太网、16nm UltraScale+ 解决方案

                该视频重点介绍 Xilinx 面向 16nm UltraScale+ FPGA 及 MPSoC 的集成型 100G 以太网解决方案，其可基于 IEEE 802.3bj 规范采用 Reed Solomon 前向纠错 (R…

                采用集成型 RS-FEC 模块增强的 100G 以太网、16nm UltraScale+ 解决方案

                该视频重点介绍 Xilinx 面向 16nm UltraScale+ FPGA 及 MPSoC 的集成型 100G 以太网解决方案，其可基于 IEEE 802.3bj 规范采用 Reed Solomon 前向纠错 (RS-FEC) 模块增强，从而可使用低成本光学器件以及直接连接铜互联。

                3:53
                • Mar 11, 2016
                Overview

                Xilinx 通过两通道 100G 以太网展示了 58G GTM 收发器的能力

                通过 Xilinx 58G 驱动 GTM 收发器和 Virtex® UltraScale+™ 集成强化 100G 以太网子系统，在两个通道上演示 100G 以太网。 该视频概述了 GTM 收发器如何使传统硬件支持 5…

                Xilinx 通过两通道 100G 以太网展示了 58G GTM 收发器的能力

                通过 Xilinx 58G 驱动 GTM 收发器和 Virtex® UltraScale+™ 集成强化 100G 以太网子系统，在两个通道上演示 100G 以太网。 该视频概述了 GTM 收发器如何使传统硬件支持 58G PAM4。

                6:32
                • Jan 11, 2019
                Overview

                Xilinx 演示 56G PAM4 收发器技术 (中文字幕)

                在这段视频中，我们将向您展示业界首款可编程器件上运行的 56G 收发器PAM4 信令协议，这一前瞻性的技术通过在不增加每比特功耗和成本的前提下，扩展 50G、100G、400G 以及端口密度等方式将驱动下一波的以太网发…

                Xilinx 演示 56G PAM4 收发器技术 (中文字幕)

                在这段视频中，我们将向您展示业界首款可编程器件上运行的 56G 收发器PAM4 信令协议，这一前瞻性的技术通过在不增加每比特功耗和成本的前提下，扩展 50G、100G、400G 以及端口密度等方式将驱动下一波的以太网发展。

                3:41
                • Mar 17, 2016
                Overview

                Xilinx 25G 互连: Kintex、Virtex 和 Zynq UltraScale+ 器件

                以 19Gb/s ~ 32Gb/s 运行的互连宽度正在迅速扩展。了解 Xilinx UltraScale +™ FPGA 和 MPSoC 如何直接使用这些互连，以及 KCU116 和 VCU118 评估套件如何启动基于…

                Xilinx 25G 互连: Kintex、Virtex 和 Zynq UltraScale+ 器件

                以 19Gb/s ~ 32Gb/s 运行的互连宽度正在迅速扩展。了解 Xilinx UltraScale +™ FPGA 和 MPSoC 如何直接使用这些互连，以及 KCU116 和 VCU118 评估套件如何启动基于收发器的设计.

                5:20
                • Aug 17, 2017
                Overview

                Xilinx 在 XDF 2018 （硅谷场）上演示了在原有 100G 铜箔上驱动 58G PAM4 的 Virtex UltraScale+ GTM 收发器

                Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 …

                Xilinx 在 XDF 2018 （硅谷场）上演示了在原有 100G 铜箔上驱动 58G PAM4 的 Virtex UltraScale+ GTM 收发器

                Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 GTM PAM4 收发器接收。经过该加强通道并在收发器最大速率下运行后，在 XDF 上经过几天的现场运行，没有发现前向纠错后的错误。了解有关 Virtex UltraScale+ GTM 收发器如何实现 PAM4 设计的更多信息.

                1:41
                • Oct 30, 2018
                Overview

                面向 28G 背板和 30G 光纤的 Virtex UltraScale (英文版)

                观看 Virtex® UltraScale™ VU095 器件的演示，包含用于28.21G 背板 的 32.75G 短距离 GTY 收发器，实现了下一代 400G 和500G 有线网络系统。

                面向 28G 背板和 30G 光纤的 Virtex UltraScale (英文版)

                观看 Virtex® UltraScale™ VU095 器件的演示，包含用于28.21G 背板 的 32.75G 短距离 GTY 收发器，实现了下一代 400G 和500G 有线网络系统。

                5:38
                • May 13, 2014
                Training

                AXI USB 2.0 Device IP 简介

                AXI USB 2.0 Device IP 简介

                AXI USB 2.0 Device IP 简介

                AXI USB 2.0 Device IP 简介

                11:43
                • Feb 28, 2014
                Overview

                赛灵思7系列GTZ （高达28.05Gb/s）高速串行收发器性能与兼容性演示（中文）

                展示7系列GTZ （高达28.05Gb/s）高速串行收发器的性能; 与Luxtera的不重定时光模块进行四路26G对接，实现100G应用.

                赛灵思7系列GTZ （高达28.05Gb/s）高速串行收发器性能与兼容性演示（中文）

                展示7系列GTZ （高达28.05Gb/s）高速串行收发器的性能; 与Luxtera的不重定时光模块进行四路26G对接，实现100G应用.

                3:07
                • Aug 16, 2012
                Overview

                【中文字幕】采用 UltraScale FPGA 在高带宽有线通信中的光互联方案

                系统设计人员利用 FPGA 与各种不同的可插拔光学接口通信，包括传统的千兆以太网模块到最新的 400G 以太网配置等。

                【中文字幕】采用 UltraScale FPGA 在高带宽有线通信中的光互联方案

                系统设计人员利用 FPGA 与各种不同的可插拔光学接口通信，包括传统的千兆以太网模块到最新的 400G 以太网配置等。

                4:07
                • Nov 14, 2015
                Overview

                Virtex UltraScale+ 32 Gigabit GTY, 功率优化型收发器

                本视频演示了 Virtex® UltraScale +™ FPGA， 带有 32.75G 背板使能、功率优化的收发器。该收发器具有同类最佳传输抖动和第三代客户验证的自适应接收均衡技术。

                Virtex UltraScale+ 32 Gigabit GTY, 功率优化型收发器

                本视频演示了 Virtex® UltraScale +™ FPGA， 带有 32.75G 背板使能、功率优化的收发器。该收发器具有同类最佳传输抖动和第三代客户验证的自适应接收均衡技术。

                2:33
                • Jan 28, 2016
                Overview

                面向数据中心，符合 25Gb 铜互联规范的 Virtex UltraScale 方案

                Xilinx Virtex UltraScale 30G GTY 收发器完全符合最具挑战且最应具备的数据中心以太网标准（100GBASE-CR4 和 100GBASE-KR4 电气标准）。如视频所演示，Xilinx 收…

                面向数据中心，符合 25Gb 铜互联规范的 Virtex UltraScale 方案

                Xilinx Virtex UltraScale 30G GTY 收发器完全符合最具挑战且最应具备的数据中心以太网标准（100GBASE-CR4 和 100GBASE-KR4 电气标准）。如视频所演示，Xilinx 收发器通过其超乎想象的高速率时钟性能和完全的自适应均衡功能实现了这一目标。

                4:24
                • May 10, 2016
                Training

                High Speed SelectIO Wizard 2016.1

                This video explains how to generate an example IO loopback design using the UltraScale/UltraScale+ native mod…

                High Speed SelectIO Wizard 2016.1

                This video explains how to generate an example IO loopback design using the UltraScale/UltraScale+ native mode High Speed SelectIO wizard. Features of the wizard are explained for both a TX and RX type of interface. An example design is created from a single interface that connects a complementary loopback interface. The example design is then simulated in Vivado simulator to show a working design.

                9:37
                • May 27, 2016
                Overview

                Industry’s 1st Single Chip 400GE Solution

                Watch a demonstration of the industry’s first single chip solution for 400G applications, featuring the 20 nm…

                Industry’s 1st Single Chip 400GE Solution

                Watch a demonstration of the industry’s first single chip solution for 400G applications, featuring the 20 nm Virtex UltraScale device interfacing to Sumitomo Electric CFP4 optical modules and 10 km of optical fiber.

                3:59
                • Sep 13, 2014
                Training

                在本地模式下和组件模式下使用 IO 的比较

                了解 SelectIO 架构的详细介绍，包括本地模式或组件模式的使用以及如何使用本地模式或组件模式启动设计等。此外，该视频还将介绍本地模式高速 SelectIO 向导，这是使用本地模式构建 IO 接口的主要工具。

                在本地模式下和组件模式下使用 IO 的比较

                了解 SelectIO 架构的详细介绍，包括本地模式或组件模式的使用以及如何使用本地模式或组件模式启动设计等。此外，该视频还将介绍本地模式高速 SelectIO 向导，这是使用本地模式构建 IO 接口的主要工具。

                18:46
                • Mar 16, 2016
                Overview

                推出 Versal Premium 自适应 SoC

                体验面向网络与云加速所推出的全球带宽最高、计算密度最高的自适应平台。最新的自适应 SoC 提供了功耗优化网络硬核的突破性集成，可实现最高速、最安全的网络 。Versal™ Premium 系列旨在解决高带宽网络在散热条…

                推出 Versal Premium 自适应 SoC

                体验面向网络与云加速所推出的全球带宽最高、计算密度最高的自适应平台。最新的自适应 SoC 提供了功耗优化网络硬核的突破性集成，可实现最高速、最安全的网络 。Versal™ Premium 系列旨在解决高带宽网络在散热条件和空间受限的环境下运行的挑战，并满足云提供商的计算需求。

                1:32
                • Mar 12, 2020
                Overview

                OFC 2020 展示 Versal Premium：用于最高带宽、最安全网络的 Versal 自适应 SoC

                如果您想开发面向最先进技术和协议的下一代最快速、最安全的网络，请跟随高级产品线经理 Mike Thompson，了解 Versal 自适应 SoC 器件中的集成功能。 Versal Premium 自适应 SoC 器件…

                OFC 2020 展示 Versal Premium：用于最高带宽、最安全网络的 Versal 自适应 SoC

                如果您想开发面向最先进技术和协议的下一代最快速、最安全的网络，请跟随高级产品线经理 Mike Thompson，了解 Versal 自适应 SoC 器件中的集成功能。 Versal Premium 自适应 SoC 器件集成了 112G PAM4 收发器、预构建的以太网和 OTN 连接核心、加密引擎、PCIe Gen5 和大型 FPGA 架构，以最大程度地降低功耗，加速产品上市。

                23:51
                • Mar 13, 2020
                Overview

                Versal Premium 自适应 SoC技术简介（中文字幕）

                SerDes 系统工程和应用高级总监 Chris Borrelli 介绍了 Versal™ Premium 的特性与优势： Versal™ Premium 是面向网络与云加速的全球带宽最高、计算密度最高的自适应平台。V…

                Versal Premium 自适应 SoC技术简介（中文字幕）

                SerDes 系统工程和应用高级总监 Chris Borrelli 介绍了 Versal™ Premium 的特性与优势： Versal™ Premium 是面向网络与云加速的全球带宽最高、计算密度最高的自适应平台。Versal Premium 专为在散热条件和空间受限的环境下运行最高带宽网络而设计，全新系列提供了功耗优化网络硬核的突破性集成。

                6:30
                • Mar 12, 2020
                Event

                DesignCon 2019 - 在 Luxshare OSFP DAC 铜缆上运行的 Xilinx 112G PAM4

                在 DesignCon 2019 上，Xilinx 和 Luxshare 展示了 112G PAM4，运行于超过 1 米的直接连接铜 OSFP 铜缆。 观看视频，了解这些公司如何合作实现高速连接的未来。

                DesignCon 2019 - 在 Luxshare OSFP DAC 铜缆上运行的 Xilinx 112G PAM4

                在 DesignCon 2019 上，Xilinx 和 Luxshare 展示了 112G PAM4，运行于超过 1 米的直接连接铜 OSFP 铜缆。 观看视频，了解这些公司如何合作实现高速连接的未来。

                1:15
                • Mar 01, 2019
                Event

                DesignCon 2019 - 采用 Molex 高速互连的 Xilinx 58 和 112G PAM4 SERDES

                在 DesignCon 2019 上，Xilinx 和 Molex 展示了一组演示。 首先，Virtex UltraScale + FPGA 中的 Xilinx GTM 58G PAM4 SERDES 运行于超过 3…

                DesignCon 2019 - 采用 Molex 高速互连的 Xilinx 58 和 112G PAM4 SERDES

                在 DesignCon 2019 上，Xilinx 和 Molex 展示了一组演示。 首先，Virtex UltraScale + FPGA 中的 Xilinx GTM 58G PAM4 SERDES 运行于超过 3 米的 QSFP-DD 直接连接铜缆，由Molex Near-Stack 高速连接解决方案提供支持。 接下来，Xilinx 112G PAM4 测试器件在评估 Molex Impulse Orthogonal 背板上运行，展示了下一代互连技术。

                2:31
                • Mar 01, 2019
                Event

                DesignCon 2019 – Xilinx 112G PAM4 和 Samtec NovaRay 电缆组件

                在 DesignCon 2019 上，Xilinx 和 Samtec 现场展示了 112G 有线背板。 该视频通过由下一代 Xilinx 112G PAM4 测试器件和 Samtec NovaRay 承载数据电缆组件…

                DesignCon 2019 – Xilinx 112G PAM4 和 Samtec NovaRay 电缆组件

                在 DesignCon 2019 上，Xilinx 和 Samtec 现场展示了 112G 有线背板。 该视频通过由下一代 Xilinx 112G PAM4 测试器件和 Samtec NovaRay 承载数据电缆组件生成、接收和验证的 112G PAM4 信号，显示了真实的背板长度，其传输速率是传统 PCB 互连无法比拟的。

                1:10
                • Mar 01, 2019
                Results 1-22 of 22