AMD FPGA 和自適應 SoC 基於 ASIC 類架構，在Versal™ Premium 係列中將每秒數百千兆位 I/O 帶寬與超過 49 TeraMAC 的定點 DSP 性能相結合。在最新一代 AMD FPGA 中，AMD DSP slice 及其並行性是實現 DSP 性能的關鍵。

DSP Slice 架構

Versal 器件 slice 中的 DSP58 是 AMD 架構中的第 6 ^代 DSP slice。

這款專用的 DSP 處理模塊在全麵定製的芯片中實現，這種芯片可實現領先的功耗性能比，從而可高效實現乘法累加器 (MACC)、乘法加法器 (MADD) 或複雜乘法等普及型 DSP 功能。

此外，Slice 也可提供執行各種邏輯運算的功能，如 AND、OR 和 XOR 運算。

Versal 器件 DSP58 架構建立在 UltraScale™ FPGA DSP48E2 的成功基礎之上，具有更高的增強性能：

• 更寬的乘法器（27 x 24 位）
• 單精度浮點乘法器
  
• 18x18 複數乘法使用兩個背靠背的 DSP
  
• INT8 向量點積模式
  

這些增強功能有助於 DSP 關鍵應用在進入 FPGA 架構之前在 DSP48E2 slice 內執行更多的計算，最終可節省資源及電源。

DSP48E2 (UltraScale) 與 DSP58 (Versal) Slice 特性

重要視頻:

1. 利用 DSP48E2 slice 中的平方多路複用
2. 利用 DSP48E2 slice 中的寬泛多路複用反饋

工具與流程

AMD 可根據您的設計首選項為您提供支持 RTL、C/C++ 及模型設計入口的工具。這種設計流程靈活性加上大量 DSP IP 目錄，可實現對 AMD 工具及器件的更便捷應用。

訪問工具、庫和框架，了解更多詳情。

DSP 性能指標

下表是 7 係列、UltraScale 和 UltraScale+ 係列的部分重要 DSP 性能指標。 如需了解 SoC 器件性能，敬請查看軟件開發人員部分。

注：

1. 請參考 WP486 – “利用 AMD 器件的 INT8 優化開展深度學習”
2. 單精度浮點性能在 Ultrascale+ 中使用支持 3 個 DSP slice 的浮點運算內核

我們推出了軟件開發環境及一係列功能強的常見綜合工具、庫以及軟件開發人員可用來便捷鎖定 AMD FPGA 及 SoC 目標的方法。 支持高層次抽象環境Vitis™ 統一軟件平台。我們可針對 C、C++ 和/或 OpenCL 開發提供類似於 GPU 的熟悉嵌入式應用開發及運行時體驗。

AMD MPSoC 和 Versal 器件

Zynq™ UltraScale+™ MPSoC 和 Versal 架構結合強大的處理係統 (PS)，在單個器件中完美整合 ARM® Cortex® 處理器和用戶可編程邏輯 (PL)。

支持加速的應用剖析

Vitis 統一軟件平台不僅提供分析給定應用的功能，而且還允許創建硬件加速器，以便在可編程邏輯 (PL) 中更高效地運行，其中可利用 FPGA 的靈活性和並行性提供巨大的性能改進。此外，這還可實現必要時可在處理係統 (PS) 中並行運行的其它應用功能。

通過將 AMD FPGA 及自適應 SoC 定為目標，許多 DSP 及嵌入式應用都將實現效率的提升並為其應用降低功耗。

AMD SoC 器件的特性和 DSP 性能

下表是 AMD Zynq UltraScale+ MPSoC 係列和 Versal 器件的部分重要特性及 DSP 性能指標。 如欲了解非 SoC 器件性能，敬請訪問硬件設計人員部分。

注：

1. 所有性能計算均基於 Zynq 7000 SoC 的 -2 速度級部件以及 Zynq UltraScale+ MPSoC 的 -3 速度級部件
2. 為對稱濾波器使用預加法器，DSP 性能可提高 2 倍
3. 請參考WP486 - “利用 AMD 器件的 INT8 優化開展深度學習” (不適用於 Zynq 器件)
4. 使用支持 3 個 DSP slice 的浮點運算器內核實現單精度浮點性能
5. 使用支持 4 個 DSP slice 的浮點運算器內核實現單精度浮點性能
6. 使用支持 2 個 DSP slice 的浮點運算器內核實現半精度浮點性能

如欲了解有關 AMD SoC 及 MPSoC 的更多詳情，敬請訪問：

• AMD SoC & MPSoC
• AMD 軟件專區

處理子係統中的 DSP

該處理係統 (PS) 可通過不同的 ARM 處理內核途徑提供各種 DSP 處理功能。

如欲進一步了解有關 ARM 的 DSP 功能，敬請訪問：

• Cortex-A 係列
• SIMD 和 高級 SIMD (NEON) 技術
• ARM 浮點架構

可在以下位置查看一些實用示例：

對於 Zynq UltraScale+ MPSoC，請查看：UG1211，了解使用 ARM NEON 指令集的 FFT 演示。

對於 Zynq 7000 SoC 而言，在將 Cortex-A9 和 ARM SIMD 確定為目標時，可在 Xilinx wiki 上獲得以下技術要點：

• 構建 ARM NEON 庫技術要點 2014.3
• 運行 ARM 庫技術要點 2014.3

AMD 數據類型支持

AMD 為其器件提供極其靈活的數據類型支持。 AMD 工具原生支持不同精度的定點、浮點和整數，這些浮點運算是在 Floating Point Operator IP 核的支持下實現的。

與定點或整數實現方案相比，在 FPGA 上實現的浮點設計始終會導致消耗更多的資源及功率。 如果可能的話，轉化為定點解決方案，將帶來巨大的優勢：

• 更少的 FPGA 資源
• 功耗降低
• 成本降低

如需進一步了解有關將浮點轉換為定點數據類型的優勢，敬請閱讀 WP491。

基準測試

下表是一小部分算法以及使用  AMD 器件、特別是可編程邏輯 (PL) 中的架構加速設計可實現的性能提升。

注釋 1：ARM：四核 A53 以 1200MHz 的頻率運行在 Raspberry Pi 上
注釋 2：采用 Tegra X1 實現 Nvidia 基準
注釋 3：光流 (LK) — 窗口尺寸：11x1

注釋 1：將 ARM 作為目標時，Cortex-A9 內核隻用在 Zynq 器件上
注釋 2：使用 C66 DSP 內核完成 TI 基準

Vitis Model Composer for DSP 和高層次綜合等 AMD 高層次設計工具提供的抽象等級可幫助係統架構師及域專家快速評估最新算法並集中精力進行其設計的差異化部分開發。 完整的 AMD DSP 解決方案是這些設計工具、IP、參考設計、方法及電路板的完美整合，這些元素的結合能夠在盡可能最短的時間內獲得一項可行的生產設計。

 Vitis Model Composer 是一款基於模型的設計工具，可利用 MATLAB 及 Simulink 開發環境以一小部分傳統 RTL 開發時間在可編程邏輯中定義、測試和實現生產質量級 DSP 算法。

該工具提供：

• 100 多個優化 DSP 模塊，許多都有 C 仿真模型，與 RTL 相比，仿真速度提高了 2 至 3 倍
• 高度集成 DSP 的 RTL、IP、Simulink、MATLAB 和 C/C++ 組件
• 位精確與周期精確的浮點、定點仿真
• 硬件協同仿真可加速仿真並可在可行硬件上驗證算法
• 從 Simulink 到打包 IP 或低層次 HDL 的自動代碼生成
• HDL 測試台的自動生成，包括測試矢量

了解有關 DSP Vivado 係統生成器的更多詳情：

• Vitis Model Composer 簡介（視頻）
• Vitis Model Composer（文檔）

高層次綜合 （HLS）

高層次綜合包括 Vitis 統一軟件平台，可移植 C、C++ 和 System C 算法規範能夠直接針對 AMD FPGA 和自適應 SoC，無需創建 RTL。就像從 C/C++ 到不同處理器架構提供編譯器一樣，HLS 編譯器可從 C/C++ 到 AMD FPGA & 自適應 SoC 提供相同的功能性。

了解更多有關高層次綜合的信息：

• Vitis 高層次綜合入門（視頻）
• Vitis 高層次綜合指南 （文檔）