第二代串行 RapaidIO logicore IP

第二代串行RapaidIO logicore IP 端點解決方案，符合 RapidIO Gen 2.1 規範要求，其包含一個高度靈活且優化的串行 RapidIO 物理層內核和一個邏輯 (I/O) 與傳輸層內核。此 IP 解決方案將以網表的形式為示例設計代碼提供支持。Gen 2 IP 支持 1x、2x、和 4x 信道寬度。其配套提供可配置的緩存設計、參考時鍾模塊、複位模塊以及配置結構參考設計，為特定應用選擇所需的功能模塊提供了高度的靈活性。該解決方案提供 Verilog 設計環境支持。此 IP 核將為數據路徑提供 AXI-4Streaming 接口，並為配置（維護）事務處理提供 AXI-4 Lite 接口。設計此內核的目的是為了確保時序的可預測性，從而可大幅降低工程設計時間的投入，並將資源主要應用於用戶特定的應用邏輯中。

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