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麵向 Virtex™ 6 FPGA GTH 收發器的 LogiCORE™ ChipScope™ Pro Integrated Bit Error Ratio Tester (IBERT) 核是一個可定製的核，可用於評估和監控 Virtex 6 GTH 收發器的運行狀況。該設計包括采用 FPGA 邏輯實現的模式生成器和檢查器，並能夠接入 串行收發器 的端口和 DRP 端口。還包括了通信邏輯，可通過 JTAG 在運行時間進行設計訪問。IBERT 內核是一個獨立設計，其生成過程貫穿了整個實現流程（包括生成比特流）。
主要功能與優勢
- 提供 ChipScope Pro Analyzer 軟件和 IBERT 核之間的通信路徑。
- 用戶可選數量的 Virtex 6 FPGA GTH 收發器。
- 可根據所需的線速、參考時鍾速率、參考時鍾源以及數據通路寬度來定製每個收發器。
- 需要源自引腳的係統時鍾。
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