準備量產的器件：

• Versal HBM: XCVH1742 和 XCVH1782
• Versal Premium: XQVP1502、XQVP1202 和 XQVP1402

• 通過 SLR 交叉的自動布置與路由提高 Versal Premium 和 Versal HBM 器件的設計性能
• 通過多線程支持加速器件映像生成

• 新增 GUI 窗口，為 IPI 中的 Versal 器件實現彙源地址路徑的可視化
• BD (IPI) 中的手動分配地址鎖定功能

• 為 Versal 器件中的 DFX 平麵圖增強了可視化
• 在 Versal 單片器件的相同設計中增加了對 Tandem+DFX 的支持
• 為 UltraScale+ 器件中的 Queue DMA IP 擴展了對 Tandem 配置的支持

• 為 SystemC 用戶提供了 Vivado XSIM VCD 支持
• 為 UltraScale+ 器件添加 STAPL 文件支持
• 第三方模擬器支持更新

• 準備量產的器件
  
  • Versal AI 內核器件：XQVC1702

• 支持代碼覆蓋
• 為第三方工具更新了仿真工具
• 增強了對導出仿真流程的支持

• 通過多線程生成比特流：擴展對 Versal 的支持
• PnR 期間靈活的 MARK_DEBUG 處理
• 全新的布置後物理優化
• VHDL-2019 支持

• 麵向 Versal 和 UltraScale+ 設計的 Intelligent Design Run (IDR) 增強功能
• 增加了報告 QoR 評估 (RQA) 的功能

• 為 Versal 的 AXI 調試中心提供 BSCAN 回退
  
• 為 “插入”流程 (Versal) 提供 DFX 調試支持

PCIE 子係統

• 適用於 Linux 和 DPDK 的 CPM5 x86 主機驅動程序
• QDMA v5.0 中的改進性能

有線

• Versal Premium 支持 DCMAC、HSC、QSGMII
• 具有 MRMAC FEC 功能和硬化 Interlaken 的 Versal 400G RS-FEC

無線

• RFSoC DFE IP - 全新 FT PRACH IP、更新的多頻段 PRACH IP、評估工具的可用性增強
• 減少宏蜂窩/小型蜂窩基站的 ORAN-PL 資源
• 增強多頻段支持

存儲器

• Versal HBMZE 公共訪問
• HBM2E System C 仿真

基礎架構、嵌入式、GT 向導

• 在軟件中對 CAN 和 AXI Stream FIFO 啟用 ECC

多媒體

• DisplayPort 2.1 Tx
• ZU+ 符合 HDMI 2.1 規範
• MPI CSI RX IP 和 DSP IP 增強
• 在 VEK280 上的全新 MIPI CSI -2 RX 示例設計
• VDU 一般訪問

• Vivado ML 企業版支持的器件 
  • Versal™ Premium 係列：XCVP1702、XCVP1802、XCVP1102

• 標準版和企業版支持的器件
  • Kria™ SOM：XCK24

• 生產就緒型器件
  • Versal Premium 係列：XCVP1202
  • Versal Prime 係列：XCVM1502
  • Versal AI Core 係列：XCVC1702、XCVC1502

• 安裝占用的峰值磁盤空間減少 25%

基礎架構和嵌入式

• 軟端點保護單元 (EPU) IP，可用於保護駐留在 PL 中的 AXI 代理

存儲

• 嵌入式 RDMA 支持的 NIC (ERNIC) 現在支持高達 2000 個隊列對 (QP)

千兆位收發器 (GT) 向導

• Versal GTM 現在支持半密度和全密度之間的速率切換
• Versal GTY/GTYP 的 16 種配置（限於內部 BRAM 容量）

有線

• 100G 多速率以太網 MAC 子係統 (MRMAC)
  • 可啟用 100G 以太網 106G 串行信道支持
• 600G 多速率以太網 MAC 子係統 (DCMAC)
  • 可啟用 100GE、200GE、400GE 106G 串行每信道支持
• Aurora 64B/66B
  • 在 Versal Premium 上增加了對 16 信道 GTYP 或千兆位收發器模塊 (GTM) 的支持

無線

• Zynq™ RFSoC DFE IP 更新：通道濾波器和 DUC-DDC UL/DL 共享
• Zynq RFSoC DFE DPD 更新：PL 資源減少
• Zynq RFSoC DFE O-RU TRD：隻更新了 Low-PHY 處理

PCIe® 子係統

• 麵向 Linux 和 DPDK 的 CPM5 x86 主機驅動程序在 GitHub 上公開發布
• Versal CPM5 PCIe BMD 仿真設計（來自 CED 商店）
• Versal CPM Tandem PCIe 設計（來自 CED 商店）
• QDMA v5.0 提高了性能/資源利用率

多媒體

• Versal AI Edge 支持軟 IP 和視頻解碼器單元 (VDU)
• 量產失真處理器 IP
• 超高清 8K 多媒體解決方案可支持
  • HDMI2.1
  • Video Mixer IP 

• IP 集成器可支持 AXI 數據流 NoC MxN
• 新的地址重映射功能
• Vivado 可用於默認語法檢查
• 地址路徑可視化
• 麵向 XCI 文件的 XML 到 JSON 格式

• 支持係統 Verilog“接口類”
• 通過 tcl 命令和對象窗口對參考類型的係統 Verilog 對象提供調試支持
• VHDL-2008 支持

• 全新 Versal 架構可支持 PCIe 調試器
  • VP1502
  • VP1702
  • VP1802
• Versal HBM 器件可支持 HBM2E 調試器
• 全新 Versal 架構可支持集成式誤碼率測試器 (IBERT)
  • VP1502
  • VP1702
  • VP1802

• QoR 優化可提供高扇出網絡
• 用於硬 IP 塊的 Placer 複製
• 麵向 SSI 設計的兩個全新分區約束
• LUT 分解選項可減少擁塞
• 為單片 Versal 器件啟用增量實現
• 支持 Versal 器件的 ECO 流程

• QoR 評估報告新添加的內容
• 當啟用 IDR（智能設計運行）時，Versal 設計的 QoR 平均提高了 5%

• 麵向 SSI 器件的 DFX 支持
• 麵向 Versal Premium 和 Versal HBM 器件的抽象 Shell 支持
• 麵向項目模式的抽象 Shell 支持

以下器件均已在 Vivado ML 企業版中啟用

• Versal AI Core 係列：XQVC1902      
• Versal AI Core 係列：XQRVC1902
• Versal AI Core 係列：XCVC1702、XCVC1502
• Versal AI Edge 係列：XCVE1752
• Versal Prime 係列：XQVM1802
• Versal Prime 係列：XCVM1402、XCVM1302、XCVM1502
• Versal Premium 係列：XCVP1202

以下器件均已在企業版及標準版中啟用

• Artix UltraScale+: XCAU15P, XCAU10P
• Zynq UltraScale+ MPSoCs: XAZU1EG

有線

• Versal Premium 支持：
  • 600G Ethernet Subsystem
  • 包含 RS-FEC Subsystem 的 600G Interlaken
  • High Speed Crypto Engine (HSC) Subsystem
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Artix UltraScale+ GTH 支持 Aurora 8B/10B
• 可用的 GTM 64G 以太網 PAM4 預設
• 可用的 GTM XSR（極短距離）預設

• 基於 ML 進行資源估算
• 更簡單的用戶版本控製格式
• 模塊參考增強
  • 將模塊設計作為模塊參考添加到另一個 BD 中
• CIPS 模塊自動化現在可同時支持 DDR 和 LPDDR
• 2022 年 1 月投入量產的 Versal Hardblock 規劃器

• 聚合 Slice – VHDL 2008
• 範圍窗口中的 SystemC 設計單元名稱

• 設計方法違規意識
  • 在打開有違規行為的設計時彈出警告
• 交互式 QoR 評估報告
  • 設計運行中顯示的報告 QoR 評估 (RQA) 分數
• 輕鬆訪問項目中的時序收斂特性
  • 對於 Versal，我們現在擁有 ML 策略和智能設計運行
• 自動 QoR 建議流程
  • 在迭代難以滿足時序要求的設計時使用
• 整個 Vivado 的 Versal QoR 改進
  • 5-8% 平均 QoR 改進

• 麵向 Versal H10 的 IBERT 和 PCIe 調試器支持
• 使用 Versal ILA 和存儲認證支持啟動時觸發
• Chipscopy 增強功能

以下設備均已在 Vivado ML 企業版及標準版中啟用

• Artix UltraScale+ 器件：XCAU20P 和 XCAU25P

時序與 QoR 增強：

• 為用戶輸入高層次吞吐量限製提供支持
• 提高 HLS 時序估算精度：當 HLS 報告時序收斂時，Vivado 中的 RTL 綜合也應該滿足時序要求

易用性提升

在 C 語言綜合報告中添加接口適配器報告：

• 用戶需要知道接口適配器對其設計的資源影響
• 接口適配器具有可影響設計 QoR 的可變屬性
• 其中一些屬性具有應該向用戶報告的相關用戶控件
• 提供 bind_op 和 bind_storage 報告的文字版本

分析與報告

函數調用圖查看器有一些新特性：

• 全新鼠標拖動式縮放功能
• 全新概覽特性，不僅可顯示全圖，而且用戶還可放大整體圖形的各部位
• 所有函數及環路都與它們的仿真數據一起顯示

現已在仿真後提供一個新的時間軸跟蹤查看器該查看器可顯示設計的運行時概況，並允許用戶保留在 Vitis HLS GUI 中。

• Versal Premium GTM 支持 600G Interlaken 預設
• Versal Premium GTM 支持 100GE 預設
• 全新 Versal Premium 集成 600G Interlaken 仿真支持
• Versal 器件現在提供 EPC IP 支持
• XPM 內存和 XPM FIFO 現在支持混合 RAM 模式，
  使用‘ram_style = "mixed"'
• 增加的無損壓縮 IP 支持增強的解壓縮模式，可針對增加的 LUT 成本將吞吐量提高一倍
• 針對 Artix UltraScale+ FPGA 發布了 PCIe 子係統支持
• 針對 Versal ACAP 擴展了 PCIe 子係統器件支持

智能設計運行(IDR)

• 改善了報告內容：
  • 刪除了不相關的表項和不活躍的鏈接
  • 為所有階段增加了設計統計數據
• 右鍵點擊菜單進行選擇，可生成比特流
• 右鍵點擊菜單進行選擇，可終止運行

基於 ML 的 placer 指令預測

• 在 place_design 運行時位置，最多可以預測 3 個最高性能的 placer 指令
• 使用值為 Auto_1、Auto_2 和 Auto_3 的 place_design -directive 選項

• Versal™ AI Core 係列： - XCVC1902 和 XCVC1802​
• Versal Prime 係列： - XCVM1802​
• Virtex™ UltraScale+™ HBM 器件：XCVU57P

• Flexlm 版本升級到 11.17.2.0
  • 僅支持 64 位 Linux 及 Windows 版本
  • 使用浮動許可證的客戶必須將許可證實用程序升級到 Flexlm 11.17.2.0

• 模塊設計容器
  • 2021.1 是模塊設計容器的生產版本。
  • 支持模塊化設計，以實現可重複使用
  • 允許團隊設計
  • 在項目模式下啟用 DFX 流程
  • 能夠指定仿真和綜合的變體
  • 針對頂級 BD 的 BDC 進行地址管理
• Vivado 商店
  • 從 GitHub 下載電路板和示例設計
  • 第三方開發板合作夥伴可為這些存儲庫做出與 Vivado 版本異步的貢獻
• IP/IPI 版本控製改進
  • 將較早的 Vivado 項目遷移至新的目錄結構
• CIPS 3.0
  • 為層級模型的 CIPS 進行 IP 重構
  • 全新模塊化用戶界麵
• Vivado 文本編輯器 — Sigasi 後端
  • 語言協議服務器支持：
    • 自動完成
    • 進入定義/查找用法
    • 工具提示
    • 縮進（僅適用於 VHDL）
    • 鍵入時的語法錯誤和警告
    • 代碼折疊
    • 語義突顯
• CIPS 和 NoC 的 IPI 設計輔助
  為 NoC 和 CIPS 連接提供直觀的模塊自動化
  • 允許更便捷的創建能夠訪問連接到設備或在電路板上提供的所有可用內存的設計，例如 DDR 和 LPDDR
• 通過互連分配非 2 次冪 DDR
  • IPI 現在可使用一個或多個 SmartConnect IP 跨地址路徑分配非 2 次冪 (NPOT) 地址

• IP 打包器增強
  • 增強了打包器客戶體驗
    • IPI/定製 IP 中的自定義接口連接
    • 打包器中的 XPM 內存
    • 能夠在封裝 (IP) 的打包器中，從目錄將文件標記為 SV 或 VHDL-2008
  • 可將封裝的 RTL IP 作為 Vitis 內核的生產版本
    • IP 打包器中的內核專用 DRC
    • 簡單易用
    • 在這些封裝的 IP 中保存元數據，以供 Vitis 內核使用

• IP 增強功能 — 數據中心
  • PCIe 子係統
    Versal Premium 中 CPM5、PL PCIE5 和 GTYP 的早期訪問支持
    • 在 Versal CIPS 驗證 IP (VIP) 中提供 CPM4 支持，以便進行仿真
  • 算法 CAM IP 介紹
    • US+ 器件的 EA
  • 動態讀取模式功能的 AXI IIC 改進
  • SmartConnect 支持非二次冪地址範圍
  • UG643 中的 XilSEM 庫 API 版本與文檔
  • SEM IP 內核器件可為 US+ 器件提供新增支持

• IP 增強功能 — 視頻與影像
  • 視頻與影像接口 IP
    • CSI TX 子係統新增 YUV422 10bit 支持
    • DisplayPort 子係統新增 HDCP2.2/2.3 中繼器特性支持
    • HDMI2.1（控製訪問）不僅新增動態 HDR 支持，而且還增強了遊戲特性（VRR、FVA、QMS 和 ALLM）
  • 新 IP：失真處理器用於數字化處理圖像
    • 支持梯形失真、桶型及枕形失真和任意失真
    • 縮放：0.5 倍、1 倍和兩倍；旋轉：-90 度到 +90 度
    • 分辨率從 320 x 240 到 3840 x 2160，支持多通道
    • 輸入輸出：8/10/12 bpc YUV、RGB

• IP 增強功能 — 有線
  • 100G 多速率以太網子係統 — MRMAC
    • 10G/25G/40G/50G/100G 以太網 NRZ GTM
    • MRMAC 25G 以太網（-1LP）
        
• IP 增強功能 — 無線
  • O-RAN
    • IP 核中的靜態/動態壓縮/解壓縮功能（BFP + 調製）
    • 支持 LTE Section Extension Type 3 信息的新接口，可通過單個接口提供外部 LTE 預編碼塊
    • 支持每個插槽的波束 ID 映射（除每個符號方法現有的外）
    • 支持 DL Section Type 3 消息
    • 添加至 PDxCH BID 端口的 Section Type 0
    • 最大以太網數據包大小增加到 16000 字節（支持 9600 字節超大幀）

• IP 增強功能 — 存儲
  • NVMeHA 現在支持 Versal 和 VU23P 器件
  • NVMeHA 現在支持 Versal 和 VU23P 器件
  • ERNIC 現在支持 Versal
    • MRMAC 的本地連接
  • AES-XTS 隻按特殊要求提供

• IP 增強功能 XPM
  • XPM_Memory 和 EMG 現在支持所有的 URAM 大小
  • XPM_Memory 和 EMG 現在支持混合 RAM 組合
    • 使用 ram_style = "mixed"
  • XPM_Memory 和 XPM_FIFO 允許禁用斷言，以獲得更廣泛的仿真支持
    添加了 DISABLE_XPM_ASSERTIONS 定義

• IP 增強功能 — 向導
  • 生成 Versal GTY 向導
  • Versal GTYP 向導可作為 EA 提供
  • Versal GTM 向導可作為 EA 提供

• Vitis HLS  2021.1 – 量產 Versal 支持
• Versal 時序校準以及 DSP 模塊本地浮點運算的全新控製
• 扇出邏輯較低的可刷新流水線選項（自由運行流水線又稱 frp）
• 增強的自動內存分區算法和全新 config_array_partition 選項
• GUI 與融合視窗中的全新“流程導航器”可用於綜合、分析與調試
• Vitis 流程“永不停止”數據流內核支持低運行時開銷
• 帶熱圖的函數調用圖形查看器支持 II、時延和 DSP/BRAM 利用率
• BIND_OP 和 BIND_STORAGE 的全新綜合報告部分
• 改進了數據驅動的 pragma 處理，可獲得更高的一致性
• Vivado 報告和全新導出 IP 小部件，將選項傳給 Vivado
• C 語言綜合後的全新文本報告，將反映 GUI 信息

ML 模型集成

• 用於預測和選擇優化的機器學習模型
  • 為 Versal 設計實現 30% 的編譯加速

全新綜合功能

• XPM_MEMORY 支持異構 RAM 映射
  • 使用所有器件資源類型映射的內存陣列：UltraRAM、Block RAM 和 LUTRAM
  • 充分利用所有資源
  • 使用參數或通用：MEMORY_PRIMITIVE（“混合”）
  • 不支持 WRITE_MODE = NO_CHANGE
  • VHDL-2008：針對 to_string() 函數提供的全新支持
  • 日誌報告包括 IP 通用與參數的 RTL 覆蓋

實現過程中的機器學習模型

• 預測路由擁塞和路由延遲
• 布局估算與實際路由之間的更好相關性，更好的 Fmax 和更短的編譯時間

opt_design -resynth_remap​

• 以時序為導向的全新邏輯錐重新綜合優化可減少邏輯層

在按 XDC 屬性布置時，手動重新定時 LUT 和寄存器

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Versal 器件的全新功能

• 校準的 Deskew 在器件啟動前調整時鍾網絡延遲拍，以進一步最大限度減少歪斜
• 自動流水線插入可將路徑上的時鍾速度提高……
  • 在 PL 和 NoC 之間，在 PL 和 AI 引擎之間
  • 可以從 AXI Regslice IP 提供，也可以通過使用自動流水線屬性提供
  • 為流水線路徑增加時延
• 來自位移寄存器基元 (SRL) 的彈性流水線
• 流水線圍繞 SRL 構建，其可容納多餘的流水線階段
• 布局工具基於來源和目標布局構建理想的流水線
• 階段可以從 SRL 中取出，擴大覆蓋範圍
• 階段可由 SRL 吸入，縮短流水線，從而縮小覆蓋範圍
• 保留流水線路徑上的時延

智能設計運行：

• 智能設計運行 (IDR) 可為功能強大的全新自動時序收斂流程提供按鈕訪問
  • report_qor_suggestions
  • ML 戰略預測
  • 增量編譯
• 可在 Vivado 項目中提供，並可通過右鍵點擊菜單選擇一個時序發生故障的實現運行啟動。IDR 報告控製麵板可顯示流程的詳細進度，並可提供相關報告的超鏈接。為時序收斂有困難的用戶提供了一個良好的選項
  • QoR 收益平均超過 10%

報告 QoR 建議 (RQS) 改進

• 涉及 DFX 的 QoR 建議
  • 靜態鎖定時，隻提供 DFX 模塊的建議
  • 沒有擾亂 DFX 邊界的建議
  • 綜合建議正確限定了全局或脫離環境運行的範圍
• 評估隨交互式 report_qor_suggestions (RQS) GUI 報告提供

時序報告中的方法違規

• 時序報告現在包括報告方法摘要
  • 引起對方法違規的注意
  • 忽視的方法違規可能會導致時序故障
• 包括最新 report_methodology 運行
  的方法違規摘要
  • 與設計檢查點一起存儲的方法違規摘要

全新約束報告特性

• report_constant_path：用於識別在單元和引腳上觀察到的常量邏輯值來源的新命令
  • report_constant_path
  • report_constant_path -of_objects [get_constant_path ]

Versal 的 DFX

• Versal DFX 流程提供有生產狀態
  • 編譯 DFX 設計，從模塊設計到器件映像創建
  • 使用 Vivado IPI 模塊設計容器 (BDC) 創建 Versal DFX 設計
• 在 Versal 中使用 DFX IP，就像使用 UltraScale、UltraScale+ 一樣
  • DFX 去耦器 IP、DFX AXI 關斷管理器 IP，用於隔離非 NoC 接口
• 所有可編程邏輯均為部分可重新配置
  • 從 NoC 到時鍾，再到硬塊
• 支持 AIE 全陣列 Dynamic Function eXchange
  • 通過 Vitis 平台流程提供支持

DFX 的 BDC

• 在 IP Integrator 中發布的 DFX 的模塊設計容器 (BDC)
  • 支持所有架構，對 Versal 而言至關重要
• 將模塊設計布置在模塊設計中，以便創建並處理 DFX 設計
  • UG947 將為 Zynq UltraScale+ 和 Versal 器件提供 IPI BDC 教程
  • 更多 DFX 教程將在 GitHub 上提供

使用 DFX 的經典 SoC 啟動流程

• 為 Versal 設計提供的經典 SoC 啟動流程
  • 幫助用戶在加載可編程邏輯之前，快速啟動其基於 DDR 的處理子係統和內存，以運行 Linux
  • 在 Versal 中單獨進行事件編程，仿真 Zynq 啟動流程
  • 該流程中使用的 Auto-Pblock 生成
  • 與 CPM 不兼容

麵向 CPM4 的 Versal Tandem 配置

• 為 CPM4 提供 Tandem PROM 和 Tandem PCIe
• 需要 PCIe 端點 120ms 配置的用戶現在可選擇
  CIPS 自定義 GUI，以便選擇 Tandem 配置模式
  • Tandem PROM — 從閃存加載兩個階段
  • Tandem PCIe — 從閃存加載階段 1，
    通過 DMA 在 PCIe 鏈路上加載階段 2
  • 無 — 標準啟動

在 UltraScale+ 中為嵌套 DFX 設計提供的抽象 Shell 支持

• 使用嵌套 DFX (pr_subdivide) 將可配置分區 (RP) 細分為多個嵌套 RP
• 為每個嵌套 RP 創建抽象 Shell (write_abstract_shell)
• 通過使用每個嵌套 RP 的抽象 Shell 加速其實現

• VHDL-2008 增強功能
  • 無約束陣列
  • ·條件運算符
  • 一元減少運算符
• 支持代碼覆蓋
  
  • Write_xsim_coverage 命令支持寫入中間覆蓋率數據庫

SmartLynq+ 模塊

• 針對 Versal 高速調試端口 (HSDP) 進行了優化
  • 更快的器件編程及內存訪問
  • 高速數據上傳和下載
  • 數據存儲：模塊上提供 14GB DDR 內存
• 201條 支持高速調試端口
  • 能夠通過 USB-C 連接器連接基於 Aurora 的 HSDP
• PC4 和基於 USB 的 JTAG
• 串行 UART 支持

ChipScopy

• ChipScope 的開源 Python API
  • 控製 Versal 器件與調試內核並與其通信
  • Vivado 不需要使用，隻需一個 PDI/LTX
  • 優勢
    • 構建自定義調試接口
    • Python 生態係統接口