展開以下部分,進一步了解 Vivado® ML 2022.2 的最新特性及增強功能。
基礎架構和嵌入式
存儲
千兆位收發器 (GT) 向導
有線
無線
PCIe® 子係統
多媒體
備注:
*基於 Vivado 工程團隊截至 2022 年 10 月 1 日進行的 48 個 Versal 客戶設計。在 2022.2 Vivado ML 軟件工具中使用 Explore Strategy 和 Intelligent Design 的 WNS(Worst Negative Slack)比較。商業係統的實際改進提升可能會因係統硬件、軟件、驅動版本和 BIOS 設置等多種因素而有所不同。
** 截至 2022 年 10 月 1 日,Vivado 工程團隊使用 Vivado ML 軟件工具 2022.2 對 68 個設計執行了默認和增量編譯。這 6 個異常值比其他數據大 6 倍以上,因為它們影響平均性能的計算,所以被排除在外。5% 的設計經過增量編譯以進行比較。商業係統的實際改進提升可能會因係統硬件、軟件、驅動版本和 BIOS 設置等多種因素而有所不同。
展開以下部分,進一步了解 Vivado® ML 2022.1 的最新特性及增強功能。
以下器件均已在 Vivado ML 企業版中啟用
以下器件均已在企業版及標準版中啟用
有線
展開以下部分,進一步了解 Vivado® ML 2021.2 的最新特性及增強功能。
以下設備均已在 Vivado ML 企業版及標準版中啟用
時序與 QoR 增強:
易用性提升
在 C 語言綜合報告中添加接口適配器報告:
分析與報告
函數調用圖查看器有一些新特性:
現已在仿真後提供一個新的時間軸跟蹤查看器該查看器可顯示設計的運行時概況,並允許用戶保留在 Vitis HLS GUI 中。
智能設計運行(IDR)
基於 ML 的 placer 指令預測
展開以下部分,進一步了解 Vivado® ML 2021.1 的新功能和增強功能。
ML 模型集成
全新綜合功能
實現過程中的機器學習模型
opt_design -resynth_remap
在按 XDC 屬性布置時,手動重新定時 LUT 和寄存器
Versal 器件的全新功能
智能設計運行:
報告 QoR 建議 (RQS) 改進
時序報告中的方法違規
全新約束報告特性
Versal 的 DFX
DFX 的 BDC
使用 DFX 的經典 SoC 啟動流程
麵向 CPM4 的 Versal Tandem 配置
在 UltraScale+ 中為嵌套 DFX 設計提供的抽象 Shell 支持
SmartLynq+ 模塊
ChipScopy
通用 | 集成 | 實現 | 驗證 |
---|---|---|---|
器件支持 | Matlab & Simulink 附件 | 綜合 | 仿真 |
安裝與許可 | IP Integrator | 實現 | 調試 |
IP 增強功能 | Dynamic Function eXchange |
數據中心
視頻和成像
有線和無線
存儲器
通用
向導:
數據中心
有線/無線
通用
視頻與影像 IP
Dynamic Function eXchange (DFX)
實現設計流程
設計分析和時序收斂
功耗分析
通用 | 集成 | 實現 | 驗證 |
---|---|---|---|
操作係統/器件支持 | SysGen/Model Composer | 綜合與實現 | 仿真 |
安裝與許可 | IP Integrator | 功耗 | 調試 |
IDE 增強功能 | IP 增強功能 | Dynamic Function eXchange | 編程 |
以下生產器件已投入量產:
該版本中支持以下生產器件:
下載Vivado Design Suite 2018.3 ,可支持: