設計輸入和實現

邏輯綜合支持符合行業標準的最新可綜合構建：

• SystemVerilog、Verilog、VHDL 和 VHDL-2008 硬件描述語言 (HDL)
• 能夠在相同的設計中混合不同的 HDL 類型，並將參數和通用類型傳遞給每種類型
• 語言模板，確保將推斷出的複雜函數可靠地映射到適當的設備資源中

可使用交叉探測至相關 HDL 源代碼的詳細設計原理圖，直觀地查看 HDL 描述。

邏輯綜合提供對推斷和優化各環節的控製。分配可通過以下方式完成：

• 將工具和命令選項全局使用
• 在邏輯層級（使用 BLOCK_SYNTH XDC 約束）的特定模塊或實例上
• 在使用 HDL 屬性的單元及網上

控製類型包括：

• 保持、扁平化和重新構建層級
• 推斷或不推斷特定技術結構
• 選擇用於映射內存陣列的專用內存資源的類型
• 為有限狀態機 (FSM) 分配編碼類型
• 為性能、利用率或功耗確定優先級
• 應用高級優化，如邏輯重定時
• 轉換門控時鍾，寄存啟用信號

Vivado 邏輯綜合支持所有層次的定製，從按鈕操作到不同編譯策略的探索，無所不能。

邏輯綜合……

• 與 Vivado 項目和非項目流程協作
• 可以使用 Tcl 交互運行或在批處理模式下運行
• 運行多個流程，縮短編譯時間
• 提供編譯策略，探索針對不同設計目標的解決方案
• 支持增量編譯模式，其可重複使用以前運行的數據，加速編譯迭代

UltraFast 在各種用戶指南中進行了廣泛歸檔，包括：

• UG949，這是 AMD FPGA 和 SoC 的 UltraFast 設計方法指南，是一本麵向電路板及器件規劃、設計與約束創建、設計實現以及設計收斂的深度指南
• UltraFast 設計方法快速參考指南，是一份總共有兩頁的整體 UltraFast 方法的摘要，包括 UG949 所有章節的最重要規則和決議步驟
• UltraFast 設計方法時序收斂快速參考指南，是一份以 UltraFast 方法時序收斂為重的摘要，總共有 10 頁，包括逐步分析和解決所有常見時序問題的程序，以及逐步分析和減輕布線擁塞的步驟。

為了促進遵循 UltraFast 方法指導方針，UltraFast 方法報告內建在 Vivado 中，在默認情況下，針對 Vivado 項目生成，無需閱讀任何文檔，便可提供 UltraFast 優勢。報告方法特性可生成一個在當前設計中發現的方法違規列表，按類別和嚴重程度進行分類，以便對照查看。查看並處理方法違規，可確保為設計的實現提供最佳起點，從而可在最短的時間內為設計的成功收斂提供最大的可能性。可以放棄被認為可以接受的違規，使其不再出現在報告中。

提供完整、正確的約束是 UltraFast 方法的重要組成部分。時序約束向導 (TCW) 不僅可分析時序約束，而且還可為提供缺失約束以及修複無效約束提供分步指導。約束完整性可降低不受約束的時序路徑導致硬件漏洞的幾率，而無效約束則會將編譯工作誤導為錯誤的時序臨界。

功耗約束質量是功耗精確分析的關鍵。功耗約束顧問可分析設計切換活動，可精確找到似乎錯誤指定的區域，並可生成全方位 XDC 功耗約束，進行適當分析。Vivado 功耗報告還包括一個置信水平，指示低、中、高質量的功耗約束規範，從而提供有關功耗約束完整性的反饋。高置信水平可確保最精確的功耗分析，從而能與硬件測量緊密匹配。

實現方案包括以下流程：

• 邏輯優化：綜合後，邏輯網表在全局層麵上進一步優化，以降低利用率並減少邏輯層次。
• 功耗優化：使用工作門控技術降低設計功耗，無需幹預，不改變功能性，而且幾乎不會影響時序。
• 布置：邏輯網表單元按照 XDC 限製（包括時序、平麵布置圖和手動布局要求）布置在物理器件資源中。布置從布置資源開始，包括 IO 和時鍾資源以及基於設計層級的邏輯集群。在全局布置階段之後是詳細布置階段以及布置後優化階段布置由預測布線延遲和預測布線擁塞的 ML 模型指導，與傳統統計方法相比，其可提供更高的準確性和更快的編譯速度。
• 布線：網表組件間的連接分配給物理器件互連資源。與布置類似，布線從 IO 和時鍾等全局資源開始，然後根據 XDC 時序約束對資源分配進行優先級排序。布線的最後階段將進一步優化布線，以滿足簽名設置及保持的需求。在布置過程中使用 ML 布線擁塞預測，減少布線擁塞。
• 物理優化：物理優化是一個由時序推動的流程，貫穿整個布置和布線過程。與邏輯優化不同，物理優化使用根據布置與布線提供的最精確的時序數據。對時序影響進行評估，這樣隻有執行的優化才能得到改進的時序。優化技術包括複製、重新定時和寄存器更換，以及其它針對目標架構的優化。此外，物理優化還可在布置後和布線後分別運行，以進一步改善結果。

設計可以在實現過程中的任何編譯階段執行分析。分析功能的核心是：

• 綜合 XDC 約束管理係統，允許修改並驗證時序、功耗及物理約束。
• 報告時序摘要：一個強大的靜態時序分析器支持 XDC 約束，以幫助實現方案達到指定的時序目標。為重要的時序路徑、時鍾交互和時鍾域交叉 (CDC) 生成時序報告。
• 報告功耗：無矢量傳播可為功耗分析提供 XDC 開關工作支持。生成報告，識別較高功耗區域。
• 器件視圖：設計布置與布線的圖形表示以及邏輯網表原理圖。可在物理、邏輯和源代碼設計視圖之間實現交叉探測，從而可快速跟蹤重要時序路徑的來源。

Vivado 實現方案支持所有層次的定製，從按鈕操作到為要求難以滿足的設計探索不同編譯策略與迭代流程，無所不能。

實現……

• 與 Vivado 項目和非項目流程協作
• 可以使用 Tcl 交互運行或在批處理模式下運行
• 運行多個線程，縮短編譯時間
• 提供編譯策略，探索針對不同設計目標的解決方案
• 支持增量編譯模式，其可重複使用以前運行的數據，這可以優先考慮編譯加速，也可以優先考慮時序收斂