高層次設計功能
下麵將概括介紹可加速高層次設計的 Vivado® ML 功能。點擊其它標簽,了解完整的特性詳情。
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應用中使用的高級算法比以往更加複雜。Vivado® 高層次綜合(HLS)在所有 Vivado HLx 版本中以免費升級形式提供,可以實現直接使用 C++ 規範對賽靈思可編程器件進行編程,無需手動創建等效的 RTL 設計,從而可加速 IP 創建。 同時支持 Vitis 和 Vivado 設計環境,Vitis HLS 通過以下方式為軟件和硬件設計者提供了更快的內核或 IP 創建途徑:
Vitis HLS 包含以下內置庫:
名稱 | 說明 |
---|---|
任意精度的數據類型 |
整數和定點數(ap_int.h) |
HLS 流 |
麵向流數據結構的模型。旨在實現最佳性能和麵積 (hls_stream.h) |
向量類型 |
向量化類型和運算(hls_vector.h),包括任意精度類型 |
HLS Math |
廣泛支持標準 C (math.h) 和 C++ (cmath.h) 數學庫的綜合。支持浮點和定點功能:abs, atan, atanf, atan2, atan2, ceil, ceilf, copysign, copysignf, cos, cosf, coshf, expf, fabs, fabsf, floorf, fmax, fmin, logf, fpclassify, isfinite, isinf, isnan, isnormal, log, log10, modf, modff, recip, recipf, round, rsqrt, rsqrtf, 1/sqrt, signbit, sin, sincos, sincosf, sinf, sinhf, sqrt, tan, tanf, trunc |
此外,Vitis 高層次綜合工具還支持在 Github 上提供的 Vitis 性能優化庫,隻需對現有應用的代碼進行細微修改,甚至無需修改,即可獲得開箱即用的加速功能。這些常見的 Vitis 加速庫包括數學、統計、線性代數和 DSP,可為各種應用提供各種核心功能。這些庫可為支持 OpenCV 的視覺及圖像處理、定量金融、數據庫及數據分析以及數據壓縮等工作負載提供開箱即用的加速功能。
Vivado® ML 版可提供業界首款即插即用型 IP 集成設計環境並具有IP 集成器特性,從而解決了 RTL 設計生產力問題。
Vivado IP Integrator 可提供基於 Tcl、設計期正確的圖形化設計開發流程。IPI 特性可提供具有器件和平台意識的互動環境,能支持關鍵 IP 接口的智能自動連接、一鍵式 IP 子係統生成、實時 DRC 和接口修改傳遞等功能,此外還提供強大的調試功能。
在 IP 之間建立連接時,設計人員工作在“接口”而不是“信號”的抽象層麵上,從而大幅提升了生產力。 這通常采用業界標準的 AXI4 接口,不過 IP 集成器也支持數十個其它接口。
設計團隊在接口層麵上工作,能快速組裝複雜係統,充分利用 Vivado HLS、Model Composer、Xilinx SmartCore™ 和 LogiCORE™ IP 創建的 IP、聯盟成員 IP 和自己的 IP。通過利用 Vivado IPI 和 HLS 的完美組合,客戶能將開發成本相對於采用 RTL 方式而言節約高達 15 倍。
作為可編程解決方案電子係統級設計工具的領先供應商,Vivado 提供適用於 C、C++ 和 SystemC 的 Vitis™ 高級綜合,您可以購買用於 DSP 的附加 Vitis Model Composer。這些解決方案支持在 VHDL 和 Verilog 中直接綜合高層次 IP 核規範,從而可將 IP 核驗證速度提高 100 倍 以上,同時將 RTL 創建速度提高 4 倍。 您可以單獨使用這些高度集成的工具,也可以綜合結果分析,在 Vivado ML Suite 中使用可重用的 IP 核。
Dynamic Function eXchange 可通過下載部分比特文件動態修改邏輯塊,而其餘邏輯將繼續不間斷運行。Xilinx DFX 技術允許設計者動態修改功能性,無需全麵重配置和重構建鏈路,極大地增強了 FPGA 和 SoC 提供的靈活性;它是平台化設計流程的關鍵功能,對於 Alveo 加速卡而言,尤為明顯。使用 Dynamic Function eXchange,有助於設計者轉而采用更少或更小的器件,降低功耗並提高係統升級能力。隨時按需加載功能,更有效利用芯片。
Vivado® ML Design Suite 軟件工具能夠在不影響其它器件運行的前提下對 Xilinx FPGA 或 SoC 的部分功能進行重配置。目前的解決方案利用 Vivado ML Design Suite 驕人的實現功能,減少了創建可重新配置設計所需的開銷。用戶可以使用基於 Tcl 的非項目流程或基於 RTL 或 IP 的項目流程來實現設計。 IP Integrator (IPI) 設計支持是通過使用 Block Design Container 在 2021.1 版中引入的。Vivado IDE 支持 RTL 和 IP 項目模式,包含自動管理許多底層流程細節。設計流程的入口點包括通過 Vitis 和 HLS 處理的高級語言。高級流程功能,例如 Nested DFX,允許用戶將動態區域細分為低階動態區域,以及抽象外殼簡化實現工具流程,大大提高運行時間,可在非項目模式下使用。
四項知識產權可幫助設計人員更快、更輕鬆地完成 DFX 設計。Dynamic Function eXchange 控製器是一款基於硬件的配置控製器,可幫助管理各個方麵的重配置工作,從觸發和仲裁到比特流交付和錯誤處理,無所不包。Dynamic Function eXchange 去耦器可以與 PR 控製器或任何客戶控製器聯用,在重新配置動態區時,可對其進行安全隔離。Dynamic Function eXchange AXI 關斷管理器可幫助用戶停止 AXI 接口上的活動,以便可重新配置分區能夠安全地重新配置。{Dynamic Function eXchange 比特流監控器允許用戶調試和監控部分比特流,以確保版本和目標的兼容性。
大多數 7 係列和 Zynq®-7000 器件都支持 Dynamic Function eXchange,唯一的例外是這些係列中最小的器件; 不支持某些 Artix-7 和所有 Spartan-7。UltraScale™ 支持非常完善,所有器件都可通過當前 Vivado Design Suite 版中的比特流生成獲得支持。 UltraScale+™ 器件支持涵蓋所有量產器件。在 Vivado 2021.1 中添加了量產型 Versal 支持。查看DFX 可重配置用戶指南(UG909)、附錄 A,了解最新信息。
UltraScale 代表了 Dynamic Function eXchange 技術的最新突破,支持幾乎所有 FPGA 資源類型的重配置,包括 I/O、千兆位收發器和時鍾網絡等。UltraScale+ 通過優化比特流交付並擴展重配置模式,在這一功能強大的现金网博e百 係列基礎上做了改進。Versal 支持在效率方麵取得了巨大的進步,最新支持基於軟件的重新配置管理、可重新配置的片上網絡、共享內存訪問和布局規劃粒度效率。
與大學相關的教授和研究人員可以通過 AMD Xilinx 大學計劃獲得 Vivado 軟件版本的許可證。所有 Vivado 版本都包含 Dynamic Function eXchange,但舊版本(2019 年之前)有明確的 DFX 許可要求。發送電子郵件至xup@xilinx.com,詳細了解獲取許可的訪問要求和程序。
Vitis™ Model Composer 是一個基於模型的設計工具,不僅可在MathWorksMATLAB® 和 Simulink® 環境中進行快速設計探索,而且還可通過自動代碼生成在 Xilinx 器件上加速投產進程。您可以設計算法並使用高層次性能優化模塊對其進行迭代,同時還可以通過係統級仿真驗證功能正確性。Vitis Model Composer 可通過自動優化將您的設計轉換為生產質量級實現方案。該工具提供一個具有 200 多個 HDL、HLS 和 AI 引擎模塊的庫,用於在 Xilinx 器件上設計並實現算法。此外,它還允許將自定義 HDL、HLS 和 AI 引擎代碼按模塊導入工具。Vitis Model Composer 包含用於 DSP 的 Xilinx 係統生成器的所有功能性,自 2020.2 版起,該係統生成器不再按獨立工具發貨。
在 Vitis Model Composer 中,您可以:
按功能類別或工作負載搜索和過濾文檔
搜索和過濾視頻