高層次設計
高層次設計功能
下麵將概括介紹可加速高層次設計的 Vivado™ ML 功能。點擊其它標簽，了解完整的特性詳情。
Vitis 高層次綜合 (HLS) 工具
當今 AI、無線、醫療、和消費類现金网博e百 應用中使用的高級算法比以往更加複雜。Vitis™ 高層次綜合（HLS）工具在所有 Vivado™ Edition 中以免費升級形式提供，可以實現直接使用 C++ 規範對 AMD 可編程器件進行編程，無需手動創建等效的 RTL 設計，從而可加速 IP 創建。 Vitis HLS 工具同時支持 Vitis 和 Vivado 設計環境，並使軟件和硬件設計者能夠通過以下方式加速內核或 IP 創建：
- 算法描述摘要、數據類型規格 (定點或浮點整數) 以及接口 (FIFO、存儲器、AXI4)
- 提供廣泛的庫，包括對任意精度數據類型、流和矢量化數據類型的內置支持
- 具有高 QoR 的指令驅動、架構感知綜合
- 在競爭對手還在手動開發 RTL 的時候快速實現 QoR。
- 使用 C/C++ 測試平台仿真、自動 VHDL 或 Verilog 仿真和測試平台生成加速驗證
- 自動使用 AMD 片上存儲器、DSP元素，包括浮點類型
庫
Vitis HLS 工具包含以下內置庫：
| 名稱 | 說明 |
|---|---|
任意精度的數據類型 |
整數和定點數（ap_int.h）類型 |
HLS 流 |
麵向流數據結構的模型 - 旨在實現最佳性能和麵積 (hls_stream.h) |
向量類型 |
向量化類型和運算（hls_vector.h），包括任意精度類型 |
HLS Math |
廣泛支持標準 C (math.h) 和 C++ (cmath.h) 數學庫的綜合。 支持浮點和定點功能：abs, atan, atanf, atan2, atan2, ceil, ceilf, copysign, copysignf, cos, cosf, coshf, expf, fabs, fabsf, floorf, fmax, fmin, logf, fpclassify, isfinite, isinf, isnan, isnormal, log, log10, modf, modff, recip, recipf, round, rsqrt, rsqrtf, 1/sqrt, signbit, sin, sincos, sincosf, sinf, sinhf, sqrt, tan, tanf, trunc |
此外，Vitis HLS 工具還支持在 Github 上提供的 Vitis 性能優化庫，隻需對現有應用的代碼進行細微修改，甚至無需修改，即可獲得開箱即用的加速功能。這些常見的 Vitis 加速庫包括數學、統計、線性代數和 DSP，可為各種應用提供各種核心功能。這些庫可為支持 OpenCV 的視覺及圖像處理、定量金融、數據庫及數據分析以及數據壓縮等工作負載提供開箱即用的加速功能。
有關詳細信息，請訪問 Vitis HLS 網站。
IP Integrator
Vivado™ ML 版可提供業界首款即插即用型 IP 集成設計環境並具有IP 集成器特性，從而解決了 RTL 設計生產力問題。
Vivado IP Integrator 可提供基於 Tcl、設計期正確的圖形化設計開發流程。IPI 特性可提供具有器件和平台意識的互動環境，能支持關鍵 IP 接口的智能自動連接、一鍵式 IP 子係統生成、實時 DRC 和接口修改傳遞等功能，此外還提供強大的調試功能。
在 IP 之間建立連接時，設計人員工作在“接口”而不是“信號”的抽象層麵上，從而大幅提升了生產力。 這通常采用業界標準的 AXI4 接口，不過 IP 集成器也支持數十個其它接口。
設計團隊在接口層麵上工作，能快速組裝複雜係統，充分利用 Vitis HLS、Model Composer、AMD SmartCore™ 和 LogiCORE™ IP 創建的 IP、聯盟成員 IP 和自己的 IP。通過利用 Vivado IPI 和 HLS 的完美組合，客戶能將開發成本相對於采用 RTL 方式而言節約高達 15 倍。
Vivado IP Integrator 的主要特性和優勢
- IP Integrator 層次化子係統在整個設計中的無縫整合
- 快速捕獲與支持重複使用的 IP Integrator 設計封裝
- 支持圖形和基於 Tcl 的設計流程
- 快速仿真與多設計視窗間的交叉探測
- 支持處理器或無處理器設計
- 算法集成 (Vitis HLS 和 Model Composer) 和 RTL-level IP
- 融 DSP、 視、模擬、嵌入式、連接功能和邏輯為一體
- 支持基於項目的 DFX 流程
- 可在設計裝配過程中，通過複雜接口層麵連接實現 DRC
- 常見設計錯誤的識別和糾正
- 互聯 IP 的自動 IP 參數傳遞
- 係統級優化
- 自動設計輔助
- 使用 Block Design Container 的基於團隊的設計可實現可重用性和模塊化設計
- 版本控製改進，將源文件與生成的文件分開
- 用於比較兩個塊設計的塊設計差異工具
使用 Vitis 高層次綜合和 Vitis Model Composer 生成基於 C 的 IP
作為可編程解決方案電子係統級設計工具的領先供應商，Vivado 提供適用於 C、C++ 和 SystemC 的 Vitis™ 高級綜合，您可以購買用於 DSP 的附加 Vitis Model Composer。這些解決方案支持在 VHDL 和 Verilog 中直接綜合高層次 IP 核規範，從而可將 IP 核驗證速度提高 100 倍 以上，同時將 RTL 創建速度提高 4 倍。 您可以單獨使用這些高度集成的工具，也可以綜合結果分析，在 Vivado ML Suite 中使用可重用的 IP 核。
Dynamic Function eXchange (DFX)
Dynamic Function eXchange 可通過下載部分編程圖像動態修改邏輯塊，而其餘邏輯將繼續不間斷運行。AMD DFX 技術允許設計者動態修改功能性，無需全麵重配置和重構建鏈路，極大地增強了 FPGA 和 SoC 提供的靈活性；它是平台化設計流程的關鍵功能。使用 Dynamic Function eXchange，有助於設計者轉而采用更少或更小的器件，降低功耗並提高係統升級能力。隨時按需加載功能，更有效利用芯片。
Dynamic Function eXchange 軟件
Vivado™ Design Suite 軟件工具能夠在不影響其它器件運行的前提下對 AMD FPGA 或 SoC 的部分功能進行重配置。目前的解決方案利用 Vivado 設計套件驕人的實現功能，減少了創建可重新配置設計所需的開銷。用戶可以使用基於 Tcl 的非項目流程或基於 RTL 或 IP 的項目流程來實現設計。Vivado IP integrator (IPI) 設計支持通過使用塊設計容器實現 DFX，因此用戶可通過可替換的塊設計細分設計。Vivado IDE 支持 RTL 和 IP 項目模式，包含自動管理許多底層流程細節。設計流程的入口點包括通過 Vitis™ Unified IDE 的高層次綜合 (HLS) 處理的高級語言。嵌套 DFX 和抽象 Shell 等高級流程特性現已提供，嵌套 DFX 可幫助用戶（針對 UltraScale™ 和 UltraScale+™ 器件）將動態區域細分為各種較低階的動態區域，而抽象 Shell 則可優化執行工具流程（適用於 UltraScale+ 和 Versal™ 器件），極大改進運行時。
這四個 IP 可用於幫助設計人員更便捷地完成 DFX 設計。Dynamic Function eXchange 控製器是一款基於硬件的配置控製器，可在 AMD FPGA 中幫助管理各個方麵的重配置工作，從觸發和仲裁到比特流交付和錯誤處理，無所不包。Dynamic Function eXchange 去耦器可以與 DFX 控製器或任何客戶控製器聯用，在重新配置動態區時，可對其進行安全隔離。Dynamic Function eXchange AXI 關斷管理器可幫助用戶停止 AXI 接口上的活動，以便安全地重新配置可重新配置分區。Dynamic Function eXchange 比特流監控器允許用戶調試和監控部分比特流，以確保版本和目標的兼容性。
最新版 Vivado 設計軟件提供對 Versal 器件 DFX 的支持。隨著 AMD 向該现金网博e百 係列推出更多器件，所支持的列表將繼續增大。UltraScale+ 器件支持不僅涵蓋現已投產的所有器件，而且還將隨著新器件的推出不斷擴大範圍。UltraScale™ 器件支持非常完善，所有器件都可通過當前 Vivado Design Suite 版中的比特流生成獲得支持。大多數 7 係列及 Zynq™ 7000 器件均支持 Dynamic Function eXchange，唯一例外的是這些係列中最小的器件；不支持部分 Artix™ 7 和所有 Spartan™ 7 器件。查看 DFX 用戶指南 (UG909)、附錄 A，了解最新信息。
UltraScale 架構代表了 Dynamic Function eXchange 技術的全新突破，在近乎所有 FPGA 資源類型中實現了重配置，包括 I/O、千兆位級收發器和時鍾網絡。UltraScale+ 架構通過優化比特流交付並擴展重配置模式，在這一功能強大的现金网博e百 係列基礎上做了改進。最近，Versal 架構支持通過基於軟件的重新配置管理、片上可重配置網絡、共享內存訪問以及平麵圖粒度效率實現了一大步效率的邁進。
與大學相關的教授和研究人員可以通過 AMD 大學計劃獲得 Vivado 軟件版本的許可證。所有 Vivado 版本都包含 Dynamic Function eXchange，但舊版本（2019 年之前）有明確的 DFX 許可要求。聯係 aup@amd.com，詳細了解獲取許可的訪問要求和程序。
主要功能與優勢
- Vivado IDE 中提供從 HDL 到比特流的 Tcl 非工程流程以及 RTL 和 IPI 工程模式
- 有效的數據庫管理，麵向靜態和可重配置模塊
- 支持黑箱比特流，允許省略不完整的模塊
- 用戶決定如何管理可重新配置模塊映像交付
- 保持靜態設計在存儲器中開放，並將模塊調進調出
- 布局規劃可確定對哪些資源進行重配置
- 工具可自動管理分區接口，沒有任何開銷
- 設計規則檢查 (DRC) 可用於驗證設計結構和配置情況
- 應用標準時序收斂技術
- 所有 Vivado Design Suit 版本均免費提供 DFX。（從 2019.1 版起，Vivado WebPack 版本自動包含其中。）
- Versal 器件支持不僅已到位，而且還將繼續擴展
- 並非包含 7 係列中的所有器件
資源
使用 Abstract Shell 快速編譯
Abstract Shell 是一項可為大型複雜設計實現快速編譯的新技術。它允許用戶在設計中定義可重新配置的模塊，以便獨立編譯。用戶可選擇要修改並重新編譯的設計部分，無需重新編譯整個設計。
與傳統的編譯相比，Abstract Shell 還可以將平均編譯時間縮短 5 倍到 17 倍。此外，該特性還允許用戶在設計中定義可並行編譯的多個模塊。
通過 Abstract Shell，用戶可實現：
- 為每個可重新配置的模塊編譯減少運行時和內存使用
- 為多個可重新配置的分區並行執行所有可重新配置的模塊
- 隱藏靜態設計中存在的所有專有信息
- 防止對靜態設計中存在的任何 IP 執行許可檢查
- 在多個團隊間分配可重新配置的分區，以實現基於團隊的設計協作
Abstract Shell
“DFX 及其功能使我們能夠在不中斷服務的情況下優化我們的應用性能。使用 Abstract Shell，我們能夠通過 Vivado 將編譯時間平均減少三分之二。”
Abstract Shell
“使用 DFX 和 Abstract Shell 使我們能夠保護 IP，同時允許我們的客戶創建他們自己的動態 IP。DFX 允許在器件保持運行時進行功能交換，因此對於關鍵任務操作尤其有價值。”
Abstract Shell
“DFX 及其功能使我們能夠在不中斷服務的情況下優化我們的應用性能。使用 Abstract Shell，我們能夠通過 Vivado 將編譯時間平均減少三分之二。”
Abstract Shell
“使用 DFX 和 Abstract Shell 使我們能夠保護 IP，同時允許我們的客戶創建他們自己的動態 IP。DFX 允許在器件保持運行時進行功能交換，因此對於關鍵任務操作尤其有價值。”
Vitis Model Composer
Vitis™ Model Composer 是一個基於模型的設計工具，不僅可在 MathWorks MATLAB® 和 Simulink® 環境中進行快速設計探索，而且還可通過自動代碼生成在 AMD 器件上加速投產進程。您可以設計算法並使用高層次性能優化模塊對其進行迭代，同時還可以通過係統級仿真驗證功能正確性。Vitis Model Composer 可通過自動優化將您的設計轉換為生產質量級實現方案。該工具提供一個具有 200 多個 HDL、HLS 和 AI 引擎模塊的庫，用於在 AMD 器件上設計並實現算法。此外，它還允許將自定義 HDL、HLS 和 AI 引擎代碼按模塊導入工具。Vitis Model Composer 包含 AMD System Generator for DSP 的所有功能性，自 2020.2 版起，該係統生成器不再按獨立工具發貨。
在 Vitis Model Composer 中，您可以：
- 使用針對 AI 引擎和可編程邏輯的優化塊，創建設計。
- 可視化仿真結果並對其進行分析，然後將得出的結果與使用 MALTAB® 和 Simulink® 生成的黃金參考進行比較。
- 無縫協同仿真 AI 引擎及可編程邏輯（HLS、HDL）模塊。
- 自動生成代碼（AI 引擎數據流程圖、RTL、HLS C++）及設計測試台。
- 將自定義 HLS、AI 引擎和 RTL 代碼作為模塊導入。
主要特性
- 高層次抽象： 算法主導型構建塊以功能性為重點，可為域專家提供至關重要的易用特性，以加速設計探索。
- 支持向量和矩陣： 可實現基於框架的算法設計，為您轉而采用中間低層次實現模型節省寶貴的時間和精力。
- 應用專用庫： 性能優化的 DSP、計算機視覺、數學和線性代數庫可用作模塊，在 AMD 器件上進行仿真和實現高性能。
- 將可綜合的 C/C++ 導入為定製模塊：能夠創建您自己的仿真及代碼生成模塊，這可為設計差異化算法提供更大的靈活性。
- 與 Simulink 無縫集成： 與 Simulink 现金网博e百 係列的模塊直接連接，不僅可實現係統級建模和仿真，而且還能夠充分利用 Simulink 圖形環境的刺激生成和數據可視化功能。
- 支持整數、浮點和定點支持： 支持 Simulink 中的原生浮動和整數數據類型，以及由 Vivado HLS 提供支持的定點和半數據類型。
- 自動優化： 不僅可分析 Simulink 中的算法規範和執行自動優化，以實現可針對吞吐量進行優化的微架構，而且還可降低 Block RAM 利用率並實現模塊的並行執行。
- 加快 IP 創建： 將支持仿真的設計變成您可在 Vivado IP Integrator 中使用的 RTL IP 封裝並充分利用複雜設計即插即用 IP 集成設計環境的所有優勢。
- 擴展至 System Generator for DSP: 利用 Model Composer 易用性及仿真速度的優勢，運用到設計的各部分並將合成的 RTL 導出到您現有的 System Generator for DSP 設計中作為新的自定義模塊。
- 導出至 Vitis HLS：高級特性可通過自動生成您進一步優化算法將需要的一切（包括從仿真中記錄的測試向量）在設計、仿真和驗證您設計的 Simulink 圖形環境與 Vivado HLS 之間提供一條鏈路。
- 使用界麵映射 RTL 接口： 可便捷地使用圖形界麵將設計中的輸入和輸出映射至所支持的 RTL 接口（AXI4-Lite、AXI4-Stream、AXI4-Stream 視頻、FIFO 和 Block RAM）以及用於實現方案的視頻格式（AXI4-Stream 視頻）。
- 自動測試工作台生成： 對來自測試工作台仿真和生成的測試向量自動生成日誌，以驗證可執行設計和所生成代碼之間的功能對等值。
技術文檔
按功能類別或工作負載搜索和過濾文檔
視頻
搜索和過濾視頻
