設計保存

設計保存是一種麵向複雜設計的流程,可以保存模塊的實現結果,以供下一個實現迭代使用。通常,設計內的複雜模塊不會發生變化,但是可能會難以滿足 QoR 要求。將時間反複地花在讓這些模塊保持時序上不僅令人沮喪,而且還效率低下。設計保存流程通過讓用戶滿足設計的關鍵模塊上的時序,然後在將來的迭代中重新使用這些實現結果而解決了這個問題。這會減少設計的時序收斂階段的實現迭代次數,並且縮短驗證階段的時間。

設計保存流程

設計保存流程利用了分區技術 - 一種能夠保證準確保存(直到布線)先前產生的實現結果的成熟實現特性。

設計保存流程以綜合流程開始,能夠分別綜合各個 RTL 模塊,以便防止一個模塊內的設計變化導致其它模塊產生不同的綜合結果。支持第三方增量綜合流程和自底向上綜合流程(多個綜合項目和網表)。利用 13.1 啟動設計,支持使用 XST 的增量綜合,以滿足 6 係列和 7 係列器件設計要求。

在 PlanAhead 設計環境中或通過命令行添加並管理分區。到使用現有時序收斂技術滿足了關鍵模塊上的時序要求時,整個設計就被實現了。一旦時序要求滿足了,主要分區就會被導出到導入目錄中,以供下一個迭代使用。分區技術會通過使用“複製和粘貼”算法導入結果,利用導入目錄內的實現結果,保證實現相同的時序結果。一旦模塊滿足了時序要求,您就可以保存它,從而減少了保持時序通常需要的迭代次數。並且,隻有實現過的模塊需要驗證,因為導入的模塊可以保證具有相同的時序。

  • 靈活的工作環境
  • 針對 GUI 支持的 PlanAhead™(針對 6 係列與 7 係列的 RTL 項目; 針對所有 FPGA 器件的網絡列表項目)
  • 命令行支持現有的批處理文件
  • PlanAhead 內的 Chipscope 插入器(Inserter)支持
  • 具備所有的設計保存流程特性
  • 由用戶進行控製
    • 用戶決定何時實現、導入和導出
    • 修改實現選項,而不會影響導入的分區
    • 在整個分區邊界內實現限定的邊界優化
    • 分區信息存儲在 ASCII(xml)文件內
  • 簡便易用
    • 豐富的 DRC 消息突出顯示了改進設計的方法
    • 可以在網表(內核)上實現分區,而無需 RTL 封裝
  • 與 Coregen IP 協同工作
    • 專注於 PCIe 和 MIG 內核上
  • 利用功能強大的分區3d狮王轮盘游戏下载 整個設計的實現
  • 支持 Spartan™ 3、Spartan 6、Kintex™ 7、Artix™ 7、Zynq 7000、Virtex™ 4、Virtex 5、Virtex 6 和 Virtex 7 FPGA 係列
  • 減少了時序收斂階段的迭代次數
  • 縮短了驗證階段的時間