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Vivado ML

作成者: Xilinx, Inc

Vivado® ML のスタンダード版は無償でダウンロード可能です。 エンタープライズ エディションの有償ライセンス オプションは、$2,995 よりご購入いただけます。

Edition:
    Download from Download Center
    Product Add-Ons:

    機能

    最新情報
    vivado-ml-software-box-2-1

    2022.2 最新情報の主なハイライト

    • Versal® ACAP & Kria™ SOM 向けのPower Design Managerを紹介
    • Versal デバイスでサポートされる IDR (Intelligent Design Run) を使用することで、手動で実行する場合より QoR が平均 5% 向上*
    • インクリメンタル コンパイル フローにより、UltraScale+™ アーキテクチャ デザインのコンパイル時間が 1.4 倍高速化
    • Versal デバイスおよびプロジェクト モードで DFX の抽象化シェルをサポート
    • Versal プレミアム SSI デバイスの DFX サポート
    Vivado ML の最新情報の詳細
    機能とライセンス オプション

    機能

    • Vivado ML スタンダード: Vivado ML スタンダード エディションは、無償で利用できる畫期的な設計環境です。 費用をかけずに基本の Vivado 機能をすぐに利用できます。
    • Vivado ML エンタープライズ:有償の統合設計環境であり、すべての AMD ザイリンクス デバイスのサポートが含まれます。ご購入の際は、[Edition] ドロップダウン リストで [エンタープライズ] を選択してください。
    Vivado ML のエディション Vivado ML スタンダード エディション Vivado ML エンタープライズ エディション Vivado Lab エディション
    ライセンスのオプション 無償 30日間の評価 (無償)
    AWS Marketplace でオンデマンド
    NL: $2995
    FL: $3595
    デバイス サポート Limited Xilinx Devices すべての AMD ザイリンクス デバイス
    Vivado IP インテグレーター
    Dynamic Function eXchange
    Vitis 高位合成
    Vivado シミュレータ
    Vivado デバイス プログラマ
    Vivado ロジック アナライザー
    Vivado シリアル I/O アナライザー
    デバッグ IP (ILA/VIO/IBERT)
    合成および配置配線
    Vitis Model Composer 購入 NL - $500
    FL - $700    		 購入 NL - $500
    FL - $700
    メモリ要件

    Vivado ML エディションを使用する場合の最小限のシステム メモリ要件

    次の表は、標準およびピークの Vivado メモリ使用率をターゲット デバイス別に示しています。AMD ザイリンクスでは、ピーク時のメモリ使用率に対応するのに十分な最小限の物理システム メモリを確保することを推奨しています。

    注記:

    1. LUT と CLB の使用率が高くなるほどメモリ使用率は増加します。 次の値は、平均的な LUT 使用率 (約 75%) で生成された結果です。
    2. タイミング製約の大きさと複雑さは、メモリ要件に直接影響を與えます。
    3. 次に示すメモリ使用率は、スクリプトによるバッチ モードで Vivado を使用して合成とインプリメンテーションを 1 回実行した結果です。
    4. 32 ビット マシンは、これらのデバイスには適していません。
    5. 3GB のメモリを活用する Windows 32 ビット マシンの設定については、アンサー レコード 14932を參照してください。
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    すべてのデバイス* 20 32
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XCKU3P 7 13
    XCKU5P 7 13
    XCKU9P 8 13
    XCKU11P 9 13
    XCKU13P 10 14
    XCKU15P 10 15
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XCVU3P 11 19
    XCVU5P 12 19
    XCVU7P 15 24
    XCVU9P 20 32
    XCVU11P 22 32
    XCVU13P 28 47
    XCVU19P 48 64
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XCZU2EG 3 5
    XCZU3EG 4 6
    XCZU4EV 5 8
    XCZU5EV 6 9
    XCZU6EG 7 10
    XCZU7EV 8 11
    XCZU9EG 10 14
    XCZU11EG 11 18
    XCZU15EG 11 18
    XCZU17EG 12 18
    XCZU19EG 14 21
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XCZU21DR 10 14
    XCZU25DR 11 14
    XCZU27DR 13 17
    XCZU28DR 14 17
    XCZU29DR 14 17
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XCKU025 5 7
    XCKU035 5 7
    XCKU040 5 7
    XCKU060 7 11
    XCKU085 9 14
    XCKU095 9 14
    XCKU115 9 14
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XCVU065 7 11
    XCVU080 8 12
    XCVU095 9 14
    XCVU125 10 16
    XCVU160 14 20
    XCVU190 18 24
    XCVU440 32 48
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XC7V585T 4 6
    XC7V2000T 10 16
    XC7VX330T 3 5
    XC7VX415T 3 5
    XC7VX485T 4 5
    XC7VX550T 4 6
    XC7VX690T 5 7
    XC7VX980T 7 9
    XC7VX1140T 8 10
    XC7VH580T 4 6
    XC7VH870T 6 8
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XC7K70T 1.6 2.5
    XC7K160T 2 3
    XC7K325T 3 4
    XC7K355T 3 5
    XC7K410T 3 5
    XC7K420T 3 5
    XC7K480T 4 6.5
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XC7A15T 2 3
    XC7A35T 2 3
    XC7A50T 2 3
    XC7A75T 2 3
    XC7A100T 2 3
    XC7A200T 2.5 3.5
    Windows/Linux (64 ビット)
    デバイス 標準 ピーク
    XC7Z010 1 1.6
    XC7Z015 1.3 1.9
    XC7Z020 1.3 1.9
    XC7Z030 1.8 2.7
    XC7Z035 3 5
    XC7Z045 3 5
    オペレーティング システム

    AMD ザイリンクスは、x86 および x86-64 プロセッサ アーキテクチャで次のオペレーティング システムをサポートします。

    • Windows アップデート: 10.0 1809 アップデート、10.0 1903 アップデート、10.0 1909 アップデート、10.0 2004 アップデート
    • RHEL 7 / Cent OS 7: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
    • RHEL8/Cent OS: 8.1, 8.2, 8.3
    • SUSE EL: 12.4, 15.2
    • Ubuntu: 16.04.5 LTS、16.04.6 LTS、18.04.1 LTS、18.04.2 LTS、18.04.3 LTS、18.04.4 LTS、20.04 LTS、20.04.1 LTS

    注: PetaLinux がサポートするオペレーティング システムのインストール要件の詳細は、PetaLinux ツール資料: リファレンス ガイド (UG1144)をご覧ください。

    アーキテクチャ サポート

    次の表に、Vivado ML スタンダードと Vivado ML エンタープライズにおけるコマーシャル製品のアーキテクチャ サポートを示します。コマーシャル製品以外では、 オートモーティブ デバイスはすべて、Vivado ML スタンダード エディションでプロダクション デバイスとして使用可能になるとサポートされます。

    アーキテクチャ Vivado ML スタンダード エディション Vivado ML エンタープライズ エディション
    Zynq®-7000 SoC • XC7Z007S、XC7Z010、XC7Z012S、XC7Z014S、XC7Z015、XC7Z020、XC7Z030 • すべてのデバイス

    Zynq UltraScale+™ MPSoC

    		 • XCZU1EG、XCZU1CG、XCZU2EG、XCZU2CG、XCZU3EG、XCZU3CG XCZU4EG、XCZU4CG、XCZU4EV、XCZU5EG、XCZU5CG、XCZU5EV、XCZU7EVｖXCZU7EG、XCZU7CG • すべてのデバイス
    Zynq UltraScale+ RFSoC • なし • すべてのデバイス
    Alveo™データセンター アクセラレータ カード • すべてのデバイス • すべてのデバイス
    Kria™ SOM • すべてのデバイス • すべてのデバイス
    Versal™ ACAP • なし

    Versal AI コア シリーズ:
    • VC1902
    • VC1802

    Versal プライム シリーズ:
    • VM1802
    Virtex® FPGA

    Virtex-7 FPGA:
    • なし

    Virtex UltraScale FPGA:
    • なし

    Virtex-7 FPGA:
    • すべてのデバイス

    Virtex UltraScale FPGA:
    • すべてのデバイス

    Virtex UltraScale+ FPGA:
    • すべてのデバイス

    Virtex UltraScale+ HBM FPGA:
    • すべてのデバイス

    Virtex UltraScale+ 58G PAM4 FPGA:
    • すべてのデバイス
    Kintex® FPGA

    Kintex-7 FPGA:
    • XC7K70T、XC7K160T

    Kintex UltraScale FPGA:
    • XCKU025、XCKU035

    Kintex UltraScale+ FPGA:
    • XCKU3P、XCKU5P

    Kintex-7 FPGA:
    • すべてのデバイス

    Kintex UltraScale FPGA:
    • すべてのデバイス

    Kintex UltraScale+ FPGA:
    • すべてのデバイス
    Artix® FPGA
    Artix-7 FPGA:
    • すべてのデバイス

    Artix UltraScale+ FPGA:
    • すべてのデバイス

    Artix-7 FPGA:
    • すべてのデバイス

    Artix UltraScale+ FPGA:
    • すべてのデバイス
    Spartan®-7 FPGA • すべてのデバイス
    		 • すべてのデバイス

    資料

    機能カテゴリやワークロードで目的の資料を検索およびフィルタリング

    デフォルト デフォルト タイトル ドキュメント タイプ 日付

    ビデオ

    ビデオの検索およびフィルタリング

    デフォルト デフォルト タイトル 日付

    トレーニング

    無償の Vivado ML トレーニング コース

    Vivado ML トレーニング コース

    開発者プログラムに登録すると、以下にある無償の Vivado ML トレーニング コースにアクセスできます。

    Vivado Design Suite を使用した FPGA 設計

    ビデオ タイトル 説明
    FPGA アーキテクチャ、3D IC、SoC の概要 FPGA アーキテクチャ、SSI テクノロジ、SoC デバイス アーキテクチャの概要
    UltraFast 設計手法: ボードおよびデバイス プランニング このコースでカバーされる設計手法ガイドラインおよび UltraFast 設計手法ガイド チェックリストについて説明します。
    HDL コーディング手法 FPGA デザインを使用した基本的なデジタル コーディング ガイドラインを説明します。
    Vivado デザイン フローの紹介 Vivado デザイン フローの紹介: プロジェクト フローと非プロジェクト バッチ フローを紹介しています。
    Vivado Design Suite プロジェクトベースのフロー Vivado Design Suite のプロジェクトベース フローを紹介しています。主に、プロジェクトの作成、プロジェクトへのファイル追加、Vivado IDE の使用、デザインのシミュレーションなどがあります。
    ビヘイビアー シミュレーション フロー ビヘイビアー シミュレーションのプロセス、および Vivado IDE で利用できるシミュレーション オプションについて説明しています。
    Vivado 合成およびインプリメンテーション デザイン シナリオに基づいてタイミング製約を作成し、デザインを合成して実裝します。
    Vivado Design Suite の I/O ピン配置 [I/O Planning] レイアウトを使用して、ピンの割り當てを実行します。
    Vivado IP フロー カスタマイズ IP、インスタンス IP およびデザイン IP の階層の検証。
    Vivado ML トレーニング コース (受講割引適用）

    その他の受講割引適用トレーニング コース

    その他のオンデマンドのトレーニング コースをお探しですか？開発者プログラムに登録すると、限定コースが 50% 割引になります。

    1. AMD ザイリンクス開発者アカウントを使用して、https://lmstraining.xilinx.comにログイン

    2. 検索ボックスで「Developers Program」を検索すると、割引が適用されたコースが表示される

    3. 受講して開発を始める

    ビデオ タイトル 説明
    Vivado Design Suite を使用した FPGA の設計 1 このコースは、Vivado® Design Suite の入門トレーニングです。FPGA 初心者を対象に FPGA デザイン フローのデモを実施しています。
    Vivado Design Suite を使用した FPGA の設計 2 このコースは、「Vivado Design Suite を使用した FPGA の設計 1 」 をベースに作成されたもので、効果的な FPGA デザインの構築方法を説明しています。
    Vivado Design Suite を使用した FPGA の設計 3 このコースは、「Vivado Design Suite を使用した FPGA の設計 1および 2」をベースに作成されたもので、タイミング クロージャ手法を率的に使用する方法について説明しています。
    Vivado Design Suite を使用した FPGA の設計 4 Vivado® Design Suite および AMD ザイリンクス ハードウェアの高度な機能について説明しています。主に、ソース同期/システム同期インターフェイスへのタイミング製約の適用と、フロアプラン手法の活用に焦點を當てています。
    有償の Vivado MLトレーニング コース

    有償コース

    AMD ザイリンクスの FPGA およびエンベデッド デザイン トレーニングでは、今すぐ設計をスタートするために必要な基礎知識が身につくハンズオン コースを提供しています。このプログラムは、FPGA テクノロジを使用し始めたばかりの設計者から複雑なコネクティビティ、デジタル信號処理、エンベデッド ソリューションなどの開発に攜わる FPGA 設計経験者まですべての方を対象としています。トレーニング クレジットに関する詳細は、お近くの販売代理店へお問い合わせください。